千兆以太網(wǎng)MAC控制器IP軟核的設(shè)計.pdf

1、本論文的課題是千兆以太網(wǎng) MAC控制器 IP軟核的設(shè)計研究。完成了10M/100M/1000M以太網(wǎng)MAC控制器的設(shè)計及AHB總線從模塊接口的設(shè)計，最終實現(xiàn)了一個基于AHB總線接口的千兆以太網(wǎng)MAC控制器IP軟核，并完成了IP核的仿真、測試及FPGA驗證。
　　本文按照 TOP_DOWN的設(shè)計方法，在確定系統(tǒng)架構(gòu)方案后，對各個模塊之間的接口信號及交互方式進(jìn)行了詳細(xì)設(shè)計，然后確定了模塊內(nèi)部控制通路和數(shù)據(jù)通路的微架構(gòu)，最后使用Veri

2、log語言對各模塊進(jìn)行了具體的實現(xiàn)。對模塊實現(xiàn)中所涉及到的協(xié)議和算法，如CSMA/CD算法、CRC算法、HASH算法及AHB協(xié)議等做了分析，并給出了其硬件實現(xiàn)方法。本文設(shè)計了簡化的AHB總線從模塊接口，支持32位數(shù)據(jù)位寬和單個讀寫、固定長度突發(fā)傳輸兩種模式。在 Verilog底層實現(xiàn)時，遵循可綜合的編碼風(fēng)格，并綜合考慮面積、性能及健壯性等因素，在滿足性能要求的前提下，實現(xiàn)了一款穩(wěn)定、靈活、資源消耗少的MAC控制器IP核。最后，搭建功能測

3、試平臺和FPGA原型驗證平臺，使用Modelsim完成功能仿真，使用Quartus II8.0工具完成綜合與布局布線，最終下載到Altera公司的EP2S60 FPGA開發(fā)板上進(jìn)行硬件測試，充分驗證了設(shè)計的正確性和實用性。
　　本文的創(chuàng)新點在于：在以太網(wǎng)MAC控制器IP核的緩存設(shè)計中，提出了一種讀指針可載入的多模式異步FIFO設(shè)計方法，并將其應(yīng)用于緩存結(jié)構(gòu)中。實現(xiàn)了幀在緩存中連續(xù)存放，同時亦能夠方便的實現(xiàn)幀重傳和錯誤幀丟棄的功能，