MOS晶體管全區(qū)域噪聲模型及其在低噪聲運放設(shè)計中的應(yīng)用.pdf

1、CMOS運算放大器是模擬集成電路中最基本、最重要的模塊，在汽車電子、通信、消費電子、軍用電子系統(tǒng)等各個領(lǐng)域有著廣泛的應(yīng)用。近年來，隨著深亞微米技術(shù)的發(fā)展，CMOS運算放大器的供電電源電壓越來越低，并不斷惡化電路的信噪比，這無疑對運算放大器的噪聲性能提出了更高的要求。研究CMOS運算放大器的噪聲與MOS晶體管的器件噪聲是密切相關(guān)的。因此，研究深亞微米MOS晶體管噪聲模型及低噪聲運算放大器的設(shè)計方法已成為當(dāng)今模擬電路設(shè)計中極具挑戰(zhàn)的一個重要

2、議題。
　　CMOS工藝進入深亞微米時代，帶來了速度提高和晶體管溝道長度不斷減小的明顯優(yōu)勢。與此同時，這種進步也使得CMOS低噪聲運算放大器的設(shè)計必須面臨以下幾個關(guān)鍵性問題：首先，研究運算放大器的噪聲離不開器件的噪聲模型，但傳統(tǒng)的長溝道噪聲模型已經(jīng)不再能精確地預(yù)測短溝道器件的噪聲特性，因此也不能精確地預(yù)測運算放大器的噪聲特性。其次，隨著電源電壓降低，MOS晶體管也經(jīng)常工作在弱反型或中度反型，這意味著傳統(tǒng)的器件噪聲模型需要擴展其有效

3、范圍由弱反型至強反型。最后，隨著電源電壓降低，運算放大器性能指標(biāo)之間的相互折衷變得更為困難，這意味著為了提高電路的設(shè)計效率，在電路仿真前就需要將性能指標(biāo)之間的折衷關(guān)系考慮進來。這幾個問題相輔相承，共同為器件噪聲模型及低噪聲運算放大器設(shè)計的研究提出了更高的要求。
　　本文針對以上所存在的問題，對適用于深亞微米的MOS晶體管的全區(qū)域噪聲模型、CMOS低噪聲運算放大器的設(shè)計方法、高性能低噪聲運算放大器的設(shè)計及噪聲分析進行了研究。具體研究

4、內(nèi)容包括：
　　首先，基于噪聲的物理機制，應(yīng)用通用的噪聲建模方法建立了在整個工作區(qū)域（即從弱反型到強反型，從線性區(qū)到飽和區(qū)）都有效的全區(qū)域溝道噪聲模型。該模型由溝道熱噪聲、閃爍噪聲和閃爍噪聲轉(zhuǎn)角頻率的解析模型表達式所組成。該模型全面考慮了短溝道效應(yīng)對噪聲的影響。其中熱噪聲模型包括了熱載流子、遷移率降低、溝道調(diào)制等短溝道效應(yīng)對噪聲的影響；閃爍噪聲同時包含了遷移率浮動和載流子數(shù)量浮動兩種噪聲機制，并考慮了遷移率浮動對反型層載流子密度的

5、依賴關(guān)系。測試結(jié)果驗證了所提出的深亞微米 MOS晶體管的溝道噪聲模型在全區(qū)域都有效。
　　隨后，在所建立噪聲模型的基礎(chǔ)上，以噪聲性能為設(shè)計基點，以一個三級運算放大器的設(shè)計為例，提出了基于全區(qū)域噪聲模型的CMOS低噪聲運算放大器的設(shè)計方法。在設(shè)計過程中，基于所要求的設(shè)計目標(biāo)，分別用所提出的深亞微米 MOS晶體管全區(qū)域噪聲模型和傳統(tǒng)的長溝道噪聲模型對三級運放的設(shè)計參數(shù)進行了計算。結(jié)果表明前者的計算結(jié)果較后者更接近于HSPICE仿真結(jié)果

6、。測試結(jié)果滿足設(shè)計目標(biāo)要求。這些結(jié)果表明提出的設(shè)計方法可以有效指導(dǎo)電路的仿真設(shè)計，提高電路設(shè)計效率。運算放大器設(shè)計完成后，應(yīng)用全區(qū)域噪聲模型對該運放的等效輸入噪聲進行了計算。計算結(jié)果較仿真結(jié)果更接近于測試結(jié)果，這進一步驗證了提出的深亞微米 MOS晶體管全區(qū)域噪聲模型可以較精確地預(yù)測噪聲特性，為保證低噪聲運放設(shè)計方法的有效性及精確性提供理論保障。
　　最后，在研究全區(qū)域噪聲模型及低噪聲運算放大器設(shè)計方法的基礎(chǔ)上，給出了三種改進的低噪

7、聲運算放大器的設(shè)計電路：1）基于V-NPN晶體管的低噪聲運放設(shè)計。該設(shè)計用V-NPN晶體管代替MOS晶體管作為輸入差動對來改善噪聲特性，同時提出了基極電流補償電路來改善 V-NPN晶體管較大的基極電流；2）基于 DTMOS晶體管的低運設(shè)計。該設(shè)計用 DTMOS晶體管代替 MOS晶體管作為輸入差動對來改善噪聲特性，并且提出了用組合級聯(lián)晶體管結(jié)構(gòu)來改善 DTMOS晶體管較低的輸出阻抗，進而提高增益；3）具有 Rail-to-Rail輸入共模

8、范圍的恒跨導(dǎo)低噪聲運放設(shè)計。該設(shè)計用同溝道的兩對DTMOS晶體管輸入差動對代替MOS晶體管差動對實現(xiàn)Rail-to-Rail輸入共模范圍的同時，也改善了噪聲特性。此外，提出了電流調(diào)節(jié)器電路來調(diào)整交疊區(qū)輸入差動對的尾電流，以保證Rail-to-Rail輸入共模范圍內(nèi)跨導(dǎo)的恒定。以上述所討論的三種運放設(shè)計為例，我們進一步驗證了深亞微米 MOS晶體管的全區(qū)域噪聲模型及低噪聲運算放大器的設(shè)計方法。為了驗證噪聲模型，我們用所提出的噪聲模型分別對

9、V-NPN低噪聲運放及 DTMOS低噪聲運放的等效輸入噪聲電壓進行了計算。前者計算結(jié)果與 HSPICE仿真結(jié)果相當(dāng)，后者與第四章的結(jié)果規(guī)律相似，計算結(jié)果略高于仿真結(jié)果（第四章已經(jīng)證明計算結(jié)果較仿真結(jié)果更接近于測試結(jié)果）。這表明我們所提出的噪聲模型可以較精確地預(yù)測噪聲特性。此外，我們應(yīng)用所提出的低噪聲運放的設(shè)計方法對 Rail-to-Rail低噪聲運放的設(shè)計參數(shù)進行了計算，計算結(jié)果接近于仿真結(jié)果。這進一步表明我們所提出的設(shè)計方法可以有效指