FPGA中可編程輸入輸出緩沖器的設(shè)計(jì).pdf

1、現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）由于其靈活性、開(kāi)發(fā)周期短而被廣泛使用在工業(yè)應(yīng)用的各個(gè)領(lǐng)域中。隨著社會(huì)的發(fā)展，F(xiàn)PGA的潛在應(yīng)用數(shù)量巨大，其要從大量不同的電路中接收信號(hào)，這些信號(hào)符合不同的標(biāo)準(zhǔn)；同時(shí)，F(xiàn)PGA還要需要驅(qū)動(dòng)不同的電平擺幅。這就要求 FPGA與外界的接口模塊，即集成電路輸入輸出模塊（IOB）必須具有靈活的可編程性能，在不同情況下支持盡量多的電平標(biāo)準(zhǔn)，實(shí)現(xiàn)各種電壓的兼容性。并且隨著 FPGA速度的提高，要控制電平輸出的翻轉(zhuǎn)率，滿(mǎn)足信

2、號(hào)的完整性要求。
　　本文針對(duì) FPGA中多電平標(biāo)準(zhǔn)兼容，多驅(qū)動(dòng)調(diào)節(jié)以及翻轉(zhuǎn)率控制等問(wèn)題，提出了一種易于擴(kuò)展的可編程輸入輸出緩沖器的設(shè)計(jì)方案。針對(duì)輸出緩沖器設(shè)計(jì)，本文在滿(mǎn)足各個(gè) IO標(biāo)準(zhǔn)電學(xué)特性的同時(shí)，設(shè)計(jì)了一個(gè)能支持多電平標(biāo)準(zhǔn)且速度至少為840Mb/s的電路結(jié)構(gòu)。針對(duì)輸入緩沖器設(shè)計(jì)，本文根據(jù)標(biāo)準(zhǔn)電學(xué)要求，合理選擇不同的輸入比較器，設(shè)計(jì)出一種具有寬輸入范圍，互補(bǔ)自偏置差分比較器的電路結(jié)構(gòu)。滿(mǎn)足了FPGA對(duì)輸入輸出緩沖器的要求。