一種FPGA中可編程邏輯塊結(jié)構(gòu)的研究與設(shè)計.pdf

1、隨著專用集成電路（ASIC）掩膜成本的不斷增加，加之如果出現(xiàn)設(shè)計錯誤，則必須承擔(dān)的市場投放帶來的風(fēng)險，具有可重復(fù)編程能力的現(xiàn)場可編程門陣列（FPGA）器件得到了越來越廣泛的應(yīng)用。本文主要針對FPGA中的CLB單元，尋找一種高性能的CLB實現(xiàn)方法。課題源于國家重大專項，目的是利用本設(shè)計的CLB單元搭建目標(biāo)100萬門FPGA芯片，并采用TSMC1P8M的標(biāo)準(zhǔn)CMOS工藝實現(xiàn)。
　　本文采用正向設(shè)計方法，研究了CLB結(jié)構(gòu)中各組成模塊的實

2、現(xiàn)結(jié)構(gòu)，提出了一種高效且節(jié)省電路資源的CLB實現(xiàn)結(jié)構(gòu)。并對CLB的設(shè)計結(jié)構(gòu)，進行了各種類型邏輯功能的數(shù)字及模擬仿真，以及對傳輸特性參數(shù)的驗證，保證了本設(shè)計實現(xiàn)的CLB單元不僅具備良好的電路特性，而且能夠?qū)崿F(xiàn)邏輯功能的高覆蓋率。
　　通過借鑒國內(nèi)外FPGA產(chǎn)品的設(shè)計思想，著重研究CLB結(jié)構(gòu)的發(fā)展趨勢，及決定其電路功能和特性的主要因素，合理劃分CLB單元，采用當(dāng)前技術(shù)背景下能夠?qū)崿F(xiàn)的最優(yōu)組成結(jié)構(gòu)，并對各組成結(jié)構(gòu)分別進行優(yōu)化，以求獲得最