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1、時(shí)序模型是針對(duì)模擬電路設(shè)計(jì)的一種驗(yàn)證,是IP特性描述中很重要的一部分,是檢驗(yàn)電路設(shè)計(jì)好壞的重要標(biāo)準(zhǔn),也是客戶在使用其電路數(shù)據(jù)參考的重要標(biāo)準(zhǔn),是對(duì)電路設(shè)計(jì)的功能更細(xì)節(jié),更數(shù)字化的一個(gè)描述。時(shí)序模型主要是針對(duì)需要使用完整IP庫的客戶,公司在為保密電路設(shè)計(jì)圖的同時(shí),給他們一個(gè)直觀和準(zhǔn)確的數(shù)據(jù)信息。
本文的項(xiàng)目來源是中芯國(guó)際集成電路制造公司的自主研發(fā)產(chǎn)品之一,在90nm工藝下一套低漏電流的標(biāo)準(zhǔn)I/O庫的設(shè)計(jì)和時(shí)序模型的仿真與驗(yàn)證。
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