10GSps以上高速模數(shù)轉(zhuǎn)換器研究.pdf

1、數(shù)據(jù)轉(zhuǎn)化器，包括模數(shù)轉(zhuǎn)換器(Analog to digital converters，ADCs)和數(shù)模轉(zhuǎn)換器(Digitalto analog converters，DACs)是電子系統(tǒng)中連接模擬世界和數(shù)字世界的“橋梁”，是混合信號處理系統(tǒng)中的核心模塊。隨著計算機(jī)處理速度和微電子技術(shù)的高速發(fā)展，信號處理的速度向越來越高的速度邁進(jìn)，對ADC的性能特別是轉(zhuǎn)換速率提出更高的要求。高性能超高速ADC芯片可以增加數(shù)字系統(tǒng)獲取的信息量，從而提高系統(tǒng)

2、的競爭力。研究采樣率超過10GSps的高速ADC技術(shù)對通信技術(shù)、高速信號和數(shù)據(jù)處理、射電天文等諸多高科技領(lǐng)域都有著非常重大的意義。
　　本文首先介紹了ADC的基本原理和相關(guān)技術(shù)指標(biāo)，討論了ADC的各種實現(xiàn)結(jié)構(gòu)。在此基礎(chǔ)上，以全并行ADC為研究背景，在CMOS工藝和BiCMOS工藝下對超高速ADC及單元電路實現(xiàn)的關(guān)鍵技術(shù)進(jìn)行了深入研究。
　　在超高速跟蹤保持放大器(THA)的研究中，本文基于90nm CMOS工藝和0.18μm

3、 SiGeBiCMOS工藝研究了超高速跟蹤保持器的性能受限因素。在深亞微米CMOS工藝下，利用CMOS開關(guān)和Dummy開關(guān)結(jié)合的方式抵消時鐘饋通和電荷注入的影響。輸入和輸出緩沖電路采用共源差分放大器保證信號傳輸?shù)木€形度，放大器的輸入級采用交叉耦合對管進(jìn)一步降低電荷注入效應(yīng)和跟蹤時刻的時鐘饋通效應(yīng)。緩沖電路采用有源電感作為負(fù)載擴(kuò)展放大器帶寬。仿真結(jié)果表明，該THA能夠工作在20GHz下，性能良好。在BiCMOS工藝下，采用開環(huán)結(jié)構(gòu)和CMO

4、S開關(guān)實現(xiàn)了一個低功耗THA電路，并在0.18μm SiGe BiCMOS工藝下完成版圖設(shè)計和流片加工。仿真和測試結(jié)果表明，該THA最高工作速度達(dá)到20GHz，能夠用于超高速系統(tǒng)中。
　　在超高速比較器的研究中，對比了高速鎖存比較器的實現(xiàn)結(jié)構(gòu)。利用小信號模型分析了源級耦合邏輯(SCL)鎖存器在跟蹤放大和再生階段的時間常數(shù)，研究了影響兩個階段時間常數(shù)的因素。采用動態(tài)有源電阻作為負(fù)載實現(xiàn)動態(tài)SCL鎖存結(jié)構(gòu)，在跟蹤放大階段，電阻變小降低

5、復(fù)位時間;在再生鎖存階段，電阻變大減小再生時間常數(shù)提高再生速度。采用動態(tài)SCL鎖存器兩級級聯(lián)實現(xiàn)了一個低功耗主從式超高速比較器，為實現(xiàn)低功耗超高速ADC提供基礎(chǔ)。在超高速ADC其他模塊中，包括分壓電阻網(wǎng)絡(luò)、級間緩沖、火花碼消除技術(shù)、數(shù)字編碼和輸出緩沖等，本文也做出了一定的分析和研究。
　　在以上研究的基礎(chǔ)上，基于TSMC90 nm CMOS工藝完成了20GSps，4bit全并行ADC系統(tǒng)的設(shè)計，仿真結(jié)果表明，該電路最高采樣率為20

6、GSps，微分非線性和積分非線性均小于0.5LSB，有效位為3.78bits，功耗為457mW。電路仿真只是初步驗證了設(shè)計的可行性，流片和測試才能更加準(zhǔn)確地反映芯片的性能?？紤]到芯片設(shè)計面積和成本的限制，將4bit全并行ADC簡化為3bit全并行ADC，在TSMC90nm CMOS工藝下完成了整體的版圖設(shè)計、后仿真分析、流片加工和芯片測試工作。測試結(jié)果表明，該ADC最高轉(zhuǎn)換速率能夠達(dá)到20GSps，在最高采樣率下，最小量化精度40mV，