基于逐次逼近結構的高速低功耗模數轉換器研究.pdf

1、隨著無線通信、便攜式測試儀器等方面的快速發(fā)展，要求模數轉換器(ADC)的速度越來越高、功耗越來越低。逐次逼近型(SAR) ADC擁有固有的結構簡單、面積小、功耗低等特性，工藝特征尺寸的不斷降低使得SAR ADC具有了實現(xiàn)高速轉換的可能性，而移動通信、物聯(lián)網、消費電子的飛速發(fā)展，對高速低功耗ADC也提出了很大的需求。所以研究以逐次逼近結構為基礎的高速低功耗ADC對高速低功耗的應用領域具有非常重要的意義。
　　本課題對單核SAR AD

2、C的設計進行了深入的研究，對進一步降低SAR ADC的功耗和提高SAR ADC轉換速度的關鍵技術進行了探討。本文研究的主要內容如下:
　　1、本文對SAR ADC中低功耗DAC開關電容陣列進行了深入研究，提出了一種低功耗的基于Vcm的分離電容陣列結構。該結構通過將最高位電容分離為1組二進制權重的電容陣列，以及采用終端匹配電容與Vcm相結合產生最低位量化所需的參考電壓的技術，減少了DAC電容陣列所需的單位電容個數和平均充放電功耗，提

3、高了DAC的速度。和傳統(tǒng)的結構相比，基于Vcm的分離電容陣列結構所需的單位電容個數減少了75％，功耗降低了93.7％，建立速度提高了25％，同時還使得DAC輸出共模電平基本保持不變，減小了比較器輸入端的動態(tài)失調。采用所提出的基于Vcm的分離電容陣列結構，在90nm CMOS工藝下設計了10位SAR ADC，并對其中的邏輯控制電路模塊進行了優(yōu)化設計，縮短了邏輯控制電路的延遲，提高了SAR ADC的轉換速度。仿真結果表明，該ADC采樣速率可

4、達150MS/s，有效位數為9.9位，功耗為2.2mW。
　　2、為了進一步提高SAR ADC的轉換速度，本文對DAC模塊的速度優(yōu)化技術進行了研究。分析和討論了采用冗余補償技術縮短DAC建立時間的方法，提出了一種基于二進制冗余補償及分離電容技術的分段結構DAC。通過二進制冗余補償技術，降低了DAC建立精度的需求，縮短了DAC的建立時間;通過分離電容技術減小了DAC建立時間常數，提高了DAC的建立速度。在12位SAR ADC中，與傳

5、統(tǒng)分段結構DAC相比，提出的DAC的總的建立時間減少了55％，速度提高了1倍?；谔岢龅母咚貲AC結構，在0.18μm CMOS工藝下實現(xiàn)了一款12位高速SAR ADC。測試結果表明，該ADC的最高轉換速率可達100MS/s，SNDR為59dB，功耗為6.2mW。
　　3、針對SAR ADC中DAC電容陣列的電容失配導致的非線性問題，本文研究了DAC電容陣列中電容失配的校正技術，提出了一種基于低位電容陣列復用的數字域自校正技術。該

6、技術通過復用低位段電容陣列作為校正DAC，在ADC開始正常轉換之前，對高位段電容陣列電容從高到低逐位的進行失配誤差檢測和量化，并將誤差碼存儲起來。正常轉換開始后，將輸出的原始碼與誤差碼求和獲得最終的輸出。為了解決失配誤差估計過程中所需要的比較器的失調電壓校正，本文對在兩級動態(tài)比較器的第一級和第二級分別引入額外的負載不平衡電容補償失調電壓的方法進行了對比分析，發(fā)現(xiàn)在第一級實現(xiàn)失調電壓補償的方法更有優(yōu)勢。利用這一分析結果，提出了一種基于負載

7、電容補償的失調校正電路，使得比較器的失調電壓減小到1LSB以內，滿足了系統(tǒng)的精度要求。基于提出的數字域自校正技術設計了一款12位SAR ADC，并在40nm CMOS工藝下進行了電路級仿真。仿真結果表明，提出的數字域自校正技術有效的減小了電容失配對SAR ADC性能的影響。
　　4、本文對低功耗的雙電容陣列DAC進行了研究，提出了改進型雙電容陣列DAC。與傳統(tǒng)結構相比，改進后的雙電容陣列DAC在功耗和面積上分別減少了99.3％和7