CMOS 10-100M以太網(wǎng)收發(fā)器設(shè)計與驗證.pdf

1、該文圍繞10/100M以太網(wǎng)收發(fā)器的設(shè)計與驗證,進行了深入系統(tǒng)的研究.首先分析了IEEE802.3和以太網(wǎng)物理層協(xié)議,提出了一種10/100M以太網(wǎng)收發(fā)器體系結(jié)構(gòu)設(shè)計,在一塊芯片上同時實現(xiàn)10BASE-T、100BASE-TX和100BASE-FX功能,降低芯片功耗和面積.分析了雙絞線傳輸模型,比較了各種LMS算法的直流漂移特性,提出了一種基于符號-符號LMS算法的數(shù)?；旌献赃m應(yīng)均衡器體系結(jié)構(gòu),無須高速A/D轉(zhuǎn)換器和數(shù)字乘法器,進一步降

2、低芯片功耗和面積.結(jié)合自適應(yīng)均衡器電路的設(shè)計,提出了一種改進Mueller Muller算法,實現(xiàn)100BASE-TX時鐘恢復(fù)功能.具體CMOS電路設(shè)計中,設(shè)計可變增益跨阻放大器(VGTA)實現(xiàn)模擬乘法器;設(shè)計高速模擬采樣保持電路實現(xiàn)信號的延時;設(shè)計電流加法、電流電壓轉(zhuǎn)換器實現(xiàn)模擬加法器;設(shè)計四輸入比較器實現(xiàn)數(shù)據(jù)切片等.理論上分析給出了一種電荷泵鎖相環(huán)噪聲模型,指導(dǎo)鎖相環(huán)系統(tǒng)參數(shù)的優(yōu)化設(shè)計,降低相位噪聲和時鐘抖動.根據(jù)以太網(wǎng)收發(fā)器系統(tǒng)要

3、求以及時鐘恢復(fù)算法,提出了一種100M以太網(wǎng)頻率合成器體系結(jié)構(gòu).具體CMOS電路設(shè)計中,在鑒頻鑒相器中加入延遲單元,解決死區(qū)問題;通過電路設(shè)計,降低電荷泵電流脈沖延遲導(dǎo)致的不匹配;采用8級環(huán)行振蕩器結(jié)構(gòu)生成16相位時鐘信號,用于接收時鐘恢復(fù);通過電路結(jié)構(gòu)改進和版圖,降低VCO的電源電壓噪聲和襯底噪聲;采用高精度能隙電壓源和寬幅度電流鏡,為鎖相環(huán)提供穩(wěn)定的電壓和電流.圍繞10/100M以太網(wǎng)收發(fā)器的設(shè)計,該文進行了行為級、RTL級、電路級

4、驗證,并給出了后端設(shè)計:版圖、設(shè)計規(guī)則檢查、版圖與原理圖比較、版圖參數(shù)提取和后仿真.在此基礎(chǔ)上,采用標(biāo)準(zhǔn)0.35微米1P4M(一層多晶硅,四層金屬)CMOS工藝進行了芯片驗證.結(jié)果表明,該以太網(wǎng)收發(fā)器完全滿足系統(tǒng)要求和IEEE802.3協(xié)議;數(shù)模混合自適應(yīng)均衡器能夠有效恢復(fù)雙絞線的衰減;時鐘恢復(fù)算法能夠從接收數(shù)據(jù)中準(zhǔn)確提取時鐘;頻率合成器能夠滿足系統(tǒng)時鐘的要求.以太網(wǎng)收發(fā)器實際性能指標(biāo)為:工作電壓3.3伏,芯片面積3.23mm<'2>,