基于高性能FPGA應(yīng)用的DLL研究與設(shè)計(jì)實(shí)現(xiàn).pdf

1、隨著超大規(guī)模、高速集成電路的飛速發(fā)展，數(shù)字系統(tǒng)的集成度越來越高，運(yùn)算速度越來越快。在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量變得越來越重要。時(shí)鐘延時(shí)和時(shí)鐘偏斜已成為影響系統(tǒng)性能的重要因素。延遲鎖相環(huán)作為FPGA時(shí)鐘網(wǎng)絡(luò)中的重要組成部分，可以降低時(shí)鐘偏斜，為系統(tǒng)提供時(shí)鐘同步鎖相等一系列功能，滿足FPGA的各種時(shí)序需要。 為了有效消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏斜，本文研究設(shè)計(jì)了基于FPGA的全數(shù)字延遲鎖相環(huán)。在數(shù)字延遲鎖相環(huán)

2、的設(shè)計(jì)中，首先完成電路的整體構(gòu)架設(shè)計(jì)，然后分析研究各基本模塊的實(shí)現(xiàn)原理與方法。全數(shù)字的結(jié)構(gòu)使其無條件穩(wěn)定，不會(huì)累積相位誤差。出于對降低功耗的考慮，電路中還引入LDO（低壓差線性電壓調(diào)整器）電路，不僅降低了DLL延時(shí)模塊的功耗，還在一定程度上節(jié)約了邏輯資源。 本論文所研究的全數(shù)字延時(shí)鎖相環(huán)電路是某款基于0．22μmCMOS標(biāo)準(zhǔn)工藝下的30萬門FPGA芯片的時(shí)鐘管理部分。經(jīng)仿真實(shí)踐證明，該DLL正常工作下的允許時(shí)鐘輸入范圍為50MH