超大規(guī)模集成電路容軟錯技術(shù)研究.pdf

1、隨著超大規(guī)模集成電路廣泛應(yīng)用于各個領(lǐng)域，集成電路工藝的深入，系統(tǒng)功能更加復(fù)雜，系統(tǒng)在設(shè)計和運行階段不可避免地會受到環(huán)境或人為因素的干擾，高可靠系統(tǒng)的開發(fā)和研究成為今后集成電路設(shè)計必須面臨的挑戰(zhàn)和主要趨勢。軟錯誤是集成電路特征尺寸進人納米量級后，威脅可靠性的重要因素之一。
　　 本文以提高超大規(guī)模集成電路系統(tǒng)的可靠性為出發(fā)點，針對軟錯誤，對容錯技術(shù)進行了研究，主要工作如下：
　　 1、學(xué)習(xí)軟錯誤的相關(guān)概念和近年來與本文有關(guān)

2、的研究成果。詳細(xì)介紹了軟錯誤的產(chǎn)生原理和數(shù)學(xué)模型，分析并比較了現(xiàn)有組合邏輯容錯技術(shù)和有限狀態(tài)機拆分技術(shù)的動機、方法和優(yōu)缺點。
　　 2、針對單事件瞬態(tài)，提出了一種對面積開銷有效的組合邏輯選擇性加固方案。利用BFIT 工具估算出組合邏輯每個節(jié)點對單事件瞬態(tài)的軟錯誤率，選擇軟錯誤率較高的節(jié)點用CWSP 單元加固，最終實現(xiàn)了面積和可靠性之間的有效折中。實驗結(jié)果表明，增加11.14％-44.74％的面積開銷可以使軟錯誤率降低50％-99