基于FPGA的硬件實時操作系統(tǒng)設計.pdf

1、實時操作系統(tǒng)由于其調度的實時性、響應時間的可確定性、系統(tǒng)高度的可靠性等特點，被越來越多地應用在汽車電子、航空航天和工業(yè)控制等眾多領域。但是，已有的實時操作系統(tǒng)內核是加在應用程序中的軟件，它不僅增加了存儲空間的用量，而且增加了應用程序的額外負荷。尤其在實時性較強的場合，操作內核的大小與應用程序的執(zhí)行速度構成了一對矛盾，亟待解決。針對實時操作系統(tǒng)的開銷導致應用程序可執(zhí)行性降低的問題，提出基于FPGA的硬件實時操作系統(tǒng)設計方案，即將實時操作系

2、統(tǒng)內核硬化到FPGA上作為獨立的模塊與處理器并行執(zhí)行。建立由輸入/輸出寄存器、中斷控制器和實時操作系統(tǒng)主要功能模塊組成的硬件實時操作系統(tǒng)總體結構。確定其工作過程：通過數(shù)據(jù)總線把相應的參數(shù)和命令發(fā)送到指定硬件單元電路的輸入寄存器中，再由硬件邏輯電路進行相應的處理，處理結果送到輸出寄存器中以供CPU讀取。
　　 本文以uC/OS-II實時操作系統(tǒng)為研究對象，根據(jù)硬件邏輯電路的并行性特點，修改已有的uC/OS-II中由軟件實現(xiàn)的數(shù)據(jù)結

3、構，搭建各個功能模塊的硬件邏輯結構，應用VHDL硬件語言描述各個功能模塊，并在ISE8.2軟件環(huán)境下進行了仿真驗證。本文主要設計并實現(xiàn)了任務管理模塊的硬件邏輯電路，通過設計基于片內寄存器的任務控制塊TCB（Task Control Block）及基于組合電路的任務調度器，充分發(fā)揮了多任務潛在的并行性；設計并實現(xiàn)了簡單的中斷任務管理模塊的硬件邏輯電路，將外部的中斷請求作為中斷任務，并享有高于普通任務的優(yōu)先級分配權，當外部中斷到來時，相應的