基于FPGA的高速擴(kuò)頻接收機(jī)系統(tǒng)研究與實(shí)現(xiàn).pdf

1、擴(kuò)頻通信技術(shù)具有抗噪聲、抗干擾性強(qiáng)，信息傳輸隱蔽，可實(shí)現(xiàn)多址通信等優(yōu)點(diǎn)，無(wú)論是軍事領(lǐng)域還是民用領(lǐng)域都有廣泛的應(yīng)用。擴(kuò)頻通信技術(shù)中，最常見(jiàn)的是直接序列擴(kuò)頻通信技術(shù)（Direct Sequence-Spread Spectrum，DS-SS），目前對(duì)直接序列擴(kuò)頻通信系統(tǒng)的研究主要集中在理論仿真、全數(shù)字實(shí)現(xiàn)以及提高碼分多址系統(tǒng)容量等方面，現(xiàn)有的全數(shù)字?jǐn)U頻接收機(jī)系統(tǒng)多采用FPGA、DSP相結(jié)合的實(shí)現(xiàn)方式，主要用于傳輸?shù)退贁?shù)據(jù)，傳輸高速數(shù)據(jù)的系統(tǒng)

2、則少有實(shí)現(xiàn)。
　　本文基于直接序列擴(kuò)頻方式，在對(duì)傳統(tǒng)的低速FPGA擴(kuò)頻接收機(jī)系統(tǒng)結(jié)構(gòu)深入分析的基礎(chǔ)上，按照高速系統(tǒng)的設(shè)計(jì)思想，實(shí)現(xiàn)了一個(gè)完整的的DS-SS接收機(jī)并為該接收機(jī)構(gòu)建了仿真測(cè)試平臺(tái)。
　　論文的主要工作如下：
　　1、研究接收機(jī)各個(gè)部分的關(guān)鍵技術(shù)原理，分析各個(gè)算法在實(shí)際系統(tǒng)中工作流程，結(jié)合實(shí)際需要采用一種零中頻直接序列擴(kuò)頻接收機(jī)。
　　2、改進(jìn)算法及系統(tǒng)的結(jié)構(gòu)使數(shù)字系統(tǒng)運(yùn)行在更高的頻率上，在FPGA上實(shí)