多標準視頻解碼器關鍵技術研究.pdf

1、文中設計以MPEG2和AVS視頻編解碼標準為基礎,主要應用于我國數(shù)字電視“戶戶通”項目,完成的工作包括以下內(nèi)容:
　　 完成了MPEG2以及AVS視頻解碼器中各主要功能模塊的設計,并對所設計的模塊進行了RTL仿真。整個視頻解碼器采用雙CPU架構設計,通過使用一個MailBox控制器,用于提高解碼器與外圍設備的通信效率。VLD模塊采用狀態(tài)機控制多級流水線解碼方式;為減少因錯誤碼流而造成解碼器“死機”幾率,VLD模塊中設計增加了碼流

2、錯誤檢測機制。反量化/反掃描模塊采用了一種像素級多級流水線架構設計,該架構能夠提高IQ/IS模塊工作頻率以及減少電路資源消耗,采用這種設計,在Design Compiler軟件下綜合,時鐘頻率能夠達到161.6MHz,資源消耗相比參考文獻能夠減少55％。為了減少芯片占用面積,提高電路的速度,IDCT MPEG2解碼采用了一種基于Loeffler的改進算法實現(xiàn),使用了一種近似處理和放大乘數(shù)倍數(shù)的方法來減少計算誤差;仿真結果顯示,IDCT模

3、塊計算誤差控制在-0.5～1之間(標準中定義誤差允許范圍為-2～2)。
　　 提出了一種宏塊級的流水線運動補償存儲架構設計。為減少取相關像素數(shù)據(jù)所需的時鐘周期,設計了一個外部存儲器接口模塊,使用一個3k比特大小的數(shù)據(jù)Buffer緩存1宏塊數(shù)據(jù),采用這種數(shù)據(jù)緩存Buffer設計能夠節(jié)省42%的系統(tǒng)功耗;為了減少運動補償插值計算所需時鐘周期;文中采用了一種特別的幀存儲方式:外部存儲器中分配了6幀高清(1920*1080)幀像素數(shù)據(jù)存

4、儲空間;由于插值是基于場圖的計算,為減少取相關數(shù)據(jù)所耗時鐘周期,每一幀圖在DDRAM中采用頂?shù)讏鰯?shù)據(jù)分開的方式存儲;MC模塊在90nm工藝庫下綜合,時鐘頻率能夠達到135MHz,資源消耗約為45.48k門(不包括外部存儲器所耗資源);像素插補計算處理一宏塊數(shù)據(jù)大約需要520個時鐘周期,相比文獻能夠節(jié)省15%的時鐘周期。
　　 搭建了解碼器驗證平臺,該平臺包括對解碼器模塊級驗證和系統(tǒng)級驗證。解碼器模塊級驗證采用兩種方式:一種是與標