基于微處理器應(yīng)用的低功耗高性能高速緩沖存儲器（Cache）設(shè)計.pdf

1、該文著重討論了微處理器中占整體功耗比重最大的模塊之一—片上高速緩沖存儲器(Cache)-的低功耗設(shè)計方法.首先介紹了所設(shè)計的8KB四路組相聯(lián)Cache的整體電路結(jié)構(gòu)和讀寫時序.在滿足嵌入式RISC處理器的速度要求的基礎(chǔ)上,該文提出了一種串行訪問Tag/Data SRAM的方式來降低微處理器的組相聯(lián)Cache的功耗.在串行訪問Tag/Data SRAM以降低Cache訪問功耗的基礎(chǔ)上,該文還設(shè)計了省略Tag查找的指令Cache來進一步降低

2、指令Cache的訪問功耗.接著,詳細(xì)介紹了對組相聯(lián)Cache在速度和功耗上優(yōu)化的電路級實現(xiàn)方案,包括一種新的電流靈敏放大器電路、分裂式動態(tài)Tag比較器電路等高速電路模塊,同時還采用自定時技術(shù)實現(xiàn)了SRAM的自定時讀寫操作,自定時技術(shù)能夠有效降低工藝以及環(huán)境條件對電路的影響,還能夠有效地降低靜態(tài)存儲器陣列的讀寫功耗.在SMIC0.18um CMOS 工藝下,該文具體設(shè)計了一個32位RISC微處理器的8KB四路組相聯(lián)的指令Cache模塊和數(shù)