低功耗異步80C51微處理器設(shè)計.pdf

1、低電壓是微處理器低功耗設(shè)計最有效的方法之一。工藝參數(shù)波動對電路延時的影響隨著電壓的降低而增大，同步電路需要保留額外的時序余量來保證其功能正確，由此導(dǎo)致的性能下降成為低電壓設(shè)計的瓶頸。異步電路通過握手保證時序的正確性，雖然面積開銷較大，但可以自適應(yīng)工藝參數(shù)波動帶來的影響，在低電壓下具有高性能低功耗的特點，適合應(yīng)用于低電壓微處理器設(shè)計。
　　本文使用定制NCL(Null Convension Logic)單元與雙軌數(shù)據(jù)編碼設(shè)計了基于S

2、MIC40nm的低功耗異步80C51微處理器。首先根據(jù)異步電路的結(jié)構(gòu)，建立異步電路的延時和功耗模型，論證了異步電路低電壓下相對同步電路性能和功耗上的優(yōu)勢。通過不同類型的異步電路模型對比，確定了采用NCL邏輯異步電路的技術(shù)路線。其次，異步80C51微處理器設(shè)計使用了全新的精簡三級流水架構(gòu)，簡化了流水線結(jié)構(gòu)，增加了組合邏輯的級數(shù)，降低了局部工藝參數(shù)波動對延時的影響，并降低了功耗。在寄存器堆設(shè)計中，通過對寄存器堆中相同功能的寄存器進行合并，降

3、低了寄存器堆的功耗。采用分支電路優(yōu)化的方法，對微處理器中電路中的冗余反饋邏輯進行了精簡，降低了分支電路中寄存器的功耗。運算單元采用了Wave front steering技術(shù)優(yōu)化了組合邏輯，提高了微處理器的能效。最后使用靜態(tài)邏輯設(shè)計了NCL單元庫，優(yōu)化了單元尺寸，并基于UNCLE工具完成異步80C51微處理器的綜合。
　　搭建了異步電路仿真驗證平臺，以同步80C51為參照，對異步80C51的性能和功耗進行了對比。在0.6V工作電壓