基于LVDS高速串行數(shù)據(jù)傳輸?shù)慕邮障到y(tǒng)研究和設(shè)計(jì).pdf

1、論文根據(jù)實(shí)際應(yīng)用需求，選擇國(guó)際上應(yīng)用比較廣泛的高速串行LVDS(Low Voltage Differential Signaling,低壓差分信號(hào))接口電路作為研究課題，重點(diǎn)對(duì)其接收系統(tǒng)進(jìn)行了研究分析。由于高速串行傳輸領(lǐng)域中普遍采用了SER/DES(Serial/Deserializer,串行/解串器)設(shè)計(jì)構(gòu)架，論文除了對(duì)LVDS接收器進(jìn)行了設(shè)計(jì)分析以外，還對(duì)時(shí)鐘和數(shù)據(jù)恢復(fù)的過(guò)程進(jìn)行了重點(diǎn)研究，并基于此提出了對(duì)插入時(shí)鐘式SER/DES結(jié)

2、構(gòu)下的接收系統(tǒng)的整體構(gòu)架和實(shí)現(xiàn)方法。
　　論文首先闡述了LVDS高速串行數(shù)據(jù)傳輸接口的應(yīng)用前景和國(guó)內(nèi)外發(fā)展?fàn)顩r，然后對(duì)系統(tǒng)間的常用通信方式進(jìn)行了簡(jiǎn)要介紹，對(duì)LVDS串行傳輸原理和主要構(gòu)架以及LVDS標(biāo)準(zhǔn)化定義中規(guī)定的電平標(biāo)準(zhǔn)進(jìn)行了分析。接著介紹了幾種常用的SER/DES結(jié)構(gòu)及其優(yōu)缺點(diǎn)，之后對(duì)系統(tǒng)構(gòu)架中涉及到的鎖相環(huán)系統(tǒng)原理進(jìn)行了分析和研究，重點(diǎn)對(duì)CDR(Clock and Data Recovery,時(shí)鐘數(shù)據(jù)恢復(fù))電路的常用結(jié)構(gòu)進(jìn)

3、行了對(duì)比，確定了本次接收系統(tǒng)所采用的CDR構(gòu)架。通過(guò)對(duì)接收系統(tǒng)理論的深入分析，最終設(shè)計(jì)了一款基于嵌入時(shí)鐘式SER/DES構(gòu)架下的LVDS高速串行數(shù)據(jù)傳輸接收系統(tǒng)。
　　電路設(shè)計(jì)過(guò)程中，主要對(duì)LVDS信號(hào)電平接收器和自偏置鎖相環(huán)等模擬模塊進(jìn)行了重點(diǎn)研究和設(shè)計(jì)。針對(duì)差分串行傳輸接收器中的寬共模范圍要求采用互補(bǔ)差分電路的方式實(shí)現(xiàn)，滿足了LVDS電平標(biāo)準(zhǔn)規(guī)定的接收能力要求；針對(duì)系統(tǒng)解串所需的多重等差時(shí)鐘要求，設(shè)計(jì)采用9級(jí)延時(shí)環(huán)路鎖相環(huán)產(chǎn)生

4、多相時(shí)鐘輸出，同時(shí)為了提高輸出時(shí)鐘的抖動(dòng)性能和PVT(Process Voltage Temperature,工藝/電源電壓/溫度)條件變化下的系統(tǒng)穩(wěn)定性，設(shè)計(jì)采用抗環(huán)境干擾性能較好的自偏置鎖相環(huán)結(jié)構(gòu)。通過(guò)模擬模塊的優(yōu)化設(shè)計(jì)，有效的降低了解串過(guò)程中的接收誤碼率。
　　本文設(shè)計(jì)的接收系統(tǒng)采用0.18 um BICMOS工藝實(shí)現(xiàn)，接收串行數(shù)據(jù)速率范圍為360Mbps~1.44Gbps。通過(guò)對(duì)各模塊和整體電路的仿真表明，該設(shè)計(jì)能夠很好的