基于JESD204B協(xié)議的高速串行數(shù)據(jù)傳輸接口的設(shè)計(jì)與實(shí)現(xiàn)方法研究.pdf

1、數(shù)據(jù)轉(zhuǎn)換器一直是連接模擬世界（自然界）與數(shù)字世界的橋梁，廣泛應(yīng)用于各種學(xué)科領(lǐng)域及日常生活中，高性能ADC/DAC一直是人類不斷追求的目標(biāo)。隨著轉(zhuǎn)換器速度和分辨率不斷提高，對(duì)于效率更高的數(shù)字接口的需求也隨之增長(zhǎng)，傳統(tǒng)的CMOS和LVDS產(chǎn)品越來(lái)越不能滿足需求，JESD204接口應(yīng)運(yùn)而生，該接口主要用作FPGA的通用接口（也可能用于ASIC），可大力推進(jìn)無(wú)線基礎(chǔ)設(shè)施收發(fā)器、軟件定義無(wú)線電、醫(yī)療成像系統(tǒng)、雷達(dá)和安全通信等發(fā)展，具有極高的實(shí)用性

2、[4]。
　　本文分析了現(xiàn)有接口不足以及存在的問(wèn)題，并列舉了新接口JESD204B的優(yōu)勢(shì)以及它必將取代LVDS接口成為未來(lái)高速高精度ADC/DAC與外部芯片進(jìn)行數(shù)據(jù)通信的主要接口的可能性。然后對(duì)協(xié)議進(jìn)行了分析，分析了協(xié)議功能將協(xié)議切分為多個(gè)邏輯清晰的子模塊，提出協(xié)議架構(gòu)和各子模塊接口，確定信號(hào)名以及位寬和工作原理等，并對(duì)協(xié)議各子模塊功能進(jìn)行RTL級(jí)實(shí)現(xiàn)，成功實(shí)現(xiàn)協(xié)議功能，并針對(duì)協(xié)議源碼進(jìn)行了軟件功能仿真完成協(xié)議前端設(shè)計(jì)，軟件仿真驗(yàn)

3、證可確保設(shè)計(jì)功能上滿足設(shè)計(jì)要求，但并不能驗(yàn)證設(shè)計(jì)在實(shí)際工作條件下能否滿足要求。所以，進(jìn)而本課題使用Xilinx公司的搭載有Virtex7系列FPGA的原型驗(yàn)證板VC707上對(duì)協(xié)議進(jìn)行了原型驗(yàn)證，提出了可行的原型驗(yàn)證方案，模擬芯片實(shí)際工作環(huán)境試圖對(duì)設(shè)計(jì)進(jìn)行完整可靠的驗(yàn)證，驗(yàn)證結(jié)果具有較高的可靠性。
　　論文的創(chuàng)新在于：1.本協(xié)議本身具有一定的新穎性，國(guó)內(nèi)特別是高校對(duì)于該協(xié)議研究較少，產(chǎn)業(yè)界尚處于研發(fā)階段，本文對(duì)于該協(xié)議的實(shí)現(xiàn)具有一定