VHDL并行模擬在PVM環(huán)境下的設(shè)計(jì)與實(shí)現(xiàn).pdf_第1頁(yè)
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1、太原理工大學(xué)碩士學(xué)位論文VHDL并行模擬在PVM環(huán)境下的設(shè)計(jì)與實(shí)現(xiàn)姓名：李勁明申請(qǐng)學(xué)位級(jí)別：碩士專(zhuān)業(yè)：計(jì)算機(jī)應(yīng)用技術(shù)指導(dǎo)教師：謝紅薇2003.5.1提出利用面向?qū)ο蟮姆治龊驮O(shè)計(jì)思想，通過(guò)多層次、多領(lǐng)域、標(biāo)準(zhǔn)硬件描述語(yǔ)言VHDL對(duì)數(shù)字系統(tǒng)進(jìn)行描述；在編譯和排序階段，實(shí)現(xiàn)獨(dú)立模塊的劃分；采用并行模擬算法對(duì)一個(gè)模塊對(duì)象的實(shí)例，在基于PVM(ParallelVirtualMachine)的并行集群網(wǎng)絡(luò)環(huán)境下，進(jìn)行模擬；并通過(guò)消息傳遞，實(shí)現(xiàn)空間上

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