一種12位流水線AD轉換器的核心模塊設計.pdf

1、隨著CMOS技術的發(fā)展,片上系統(tǒng)(SoC)集成的功能模塊越來越多。高速高精度模數(shù)轉換器(ADC)作為模擬和數(shù)字的重要接口,廣泛被集成到移動通信,高清視頻和數(shù)字信號處理等領域。流水線ADC在速度、功耗、精度和芯片面積之間可以取得良好的折中,而且結構比較靈活,每級實現(xiàn)的位數(shù)可不同,非常適合系統(tǒng)集成和便攜電子設備的應用。本文設計并實現(xiàn)了一種12位20MS/s的流水線ADC。
　　本文介紹了模數(shù)轉換器的基本原理、關鍵性能參數(shù),對比了幾種常

2、見的模數(shù)轉換器,并分析了流水線ADC的非理想因素后詳細介紹了流水線ADC的系統(tǒng)架構和工作原理。本文所設計的流水線ADC系統(tǒng)結構共九級,第1級為3.5-bit,第2~9級為1.5-bit/級,末級為3-bit的Flash ADC。完成了關鍵電路的設計,包括前端采樣保持電路、第1級3.5bitMDAC、第2~9級1.5bit MDAC、4bit Flash ADC、延時對齊電路、時鐘產(chǎn)生電路及數(shù)字校正電路等。為了提高采樣保持電路的精度,采用

3、了高速高增益運放結構,優(yōu)化了柵自舉開關等。在第一級3.5MDAC結構中,優(yōu)化了3.5bit的傳輸函數(shù),增加了溢出判決功能,并減小了對本級電路的壓力。在采樣保持電路和第一級MDAC的信號通路上采用有驅動能力的柵自舉開關,減小了采樣保持電路的負載壓力,同時保證MDAC的采樣開關導通電阻基本保持恒定,從而提高了MDAC的線性度。根據(jù)逐級遞減技術,設計了后續(xù)8級1.5-bit/級的MDAC。為了降低子ADC帶來的功耗,比較器采用全差分開關電容式

4、結構。由于模擬容易受到數(shù)字電路的干擾,采用全定制辦法設計了延時對齊電路和數(shù)字校正電路等。
　　本文通過理論分析和電路的優(yōu)化設計,基于GF0.18um標準CMOS工藝,利用Cadence Spectre等工具進行仿真并完成版圖設計后流片。初步測試表明,本次設計的12-bit流水線ADC在20MS/s的采樣率下其SFDR為69.72dB,部分靜態(tài)測試表明其INL為+0.87/-0.077LSB,DNL為+0.55/-0.67LSB,E