基于嵌入式多核平臺(tái)的并行冗余線(xiàn)程容錯(cuò)技術(shù)研究.pdf

1、隨著集成電路制造工藝的不斷進(jìn)步，處理器計(jì)算的可信性面臨著瞬態(tài)故障的嚴(yán)重威脅，同時(shí)在體系結(jié)構(gòu)技術(shù)的推動(dòng)下，目前的微處理器已經(jīng)全面進(jìn)入片上多核時(shí)代。因此，針對(duì)嵌入式多核平臺(tái)的容錯(cuò)技術(shù)研究變得十分緊要。目前對(duì)瞬態(tài)故障的容錯(cuò)技術(shù)的研究滲透到計(jì)算機(jī)體系結(jié)構(gòu)的各個(gè)層面中，主要分為基于處理器層、操作系統(tǒng)層、編譯層和應(yīng)用程序?qū)拥娜蒎e(cuò)，同時(shí)各個(gè)層次之間也產(chǎn)生交互。
　　本文首先介紹了嵌入式多核平臺(tái)下，基于計(jì)算機(jī)體系結(jié)構(gòu)不同層次的多線(xiàn)程容錯(cuò)模型和技術(shù)

2、，其中包括處理器級(jí)的多線(xiàn)程容錯(cuò)調(diào)度模型(SR-SMT、SRT、CRT等)，以及基于編譯的容錯(cuò)模型和技術(shù)，同時(shí)簡(jiǎn)單介紹了基于操作系統(tǒng)級(jí)的檢查點(diǎn)檢測(cè)和恢復(fù)機(jī)制。
　　本文在充分研究了現(xiàn)有的多線(xiàn)程容錯(cuò)技術(shù)后，針對(duì)嵌入式多核平臺(tái)，提出一種通用的基于編譯層的并行冗余多線(xiàn)程容錯(cuò)技術(shù)，并進(jìn)行了實(shí)驗(yàn)驗(yàn)證。文中重點(diǎn)介紹了該方案的編譯層的冗余多線(xiàn)程容錯(cuò)調(diào)度模型，該模型基于檢查點(diǎn)的多線(xiàn)程檢錯(cuò)和恢復(fù)機(jī)制，同時(shí)描述了用戶(hù)手動(dòng)設(shè)置檢查點(diǎn)和編譯器自動(dòng)設(shè)置兩種方