神經(jīng)網(wǎng)絡(luò)的FPGA實(shí)現(xiàn)及其在網(wǎng)絡(luò)擁塞控制中的應(yīng)用.pdf

1、本文提出將神經(jīng)網(wǎng)絡(luò)應(yīng)用在Internet網(wǎng)絡(luò)中，根據(jù)網(wǎng)絡(luò)的性能參數(shù)，實(shí)時(shí)控制發(fā)送端的速率，有效減少網(wǎng)絡(luò)擁塞發(fā)生的可能，提高信道資源的利用率。該設(shè)計(jì)利用BP神經(jīng)網(wǎng)絡(luò)算法，硬件實(shí)現(xiàn)選用Altera公司CycloneⅡ芯片，相比過去軟件進(jìn)行流量控制速度更快，而且FPGA的可在線編程、高度集成化、并行處理等優(yōu)點(diǎn)在該設(shè)計(jì)中得到了充分的體現(xiàn)。 本設(shè)計(jì)采用離線學(xué)習(xí)和在線測(cè)試結(jié)合的方式，工作由兩部分組成：第一部分研究的主要內(nèi)容是基于神經(jīng)網(wǎng)絡(luò)的擁

2、塞控制器的理論驗(yàn)證和方案比較。首先確定神經(jīng)網(wǎng)絡(luò)的結(jié)構(gòu)，選擇路由器過去幾個(gè)時(shí)刻的網(wǎng)絡(luò)參數(shù)RTT作為訓(xùn)練樣本，并且進(jìn)行matlab仿真；然后用多種途徑擬合激勵(lì)函數(shù)，使之易于硬件實(shí)現(xiàn)，選擇與激勵(lì)函數(shù)曲線最佳擬合的方案：最后通過建立的模型對(duì)測(cè)試樣本進(jìn)行軟件測(cè)試，記錄實(shí)驗(yàn)數(shù)據(jù)。 第二部分研究的主要內(nèi)容是RTT預(yù)測(cè)控制器專用模塊的設(shè)計(jì)和測(cè)試。首先對(duì)系統(tǒng)進(jìn)行功能定義、模塊劃分和接口定義，利用原理圖、狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語(yǔ)言、口核等設(shè)計(jì)

3、各個(gè)子模塊對(duì)神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)；提出新的基于模型設(shè)計(jì)的方法，用simulink自動(dòng)生成HDL語(yǔ)言。系統(tǒng)測(cè)試驗(yàn)證階段采用modelsim、simulink等EDA工具協(xié)同來完成。 本文對(duì)基于模型設(shè)計(jì)中的關(guān)鍵問題，如：浮點(diǎn)定點(diǎn)轉(zhuǎn)換、并行狀態(tài)機(jī)設(shè)計(jì)、軟硬件協(xié)同仿真等進(jìn)行了研究?；谀Ｐ驮O(shè)計(jì)借助了Matlab/Simulink強(qiáng)大的運(yùn)算和仿真能力，與傳統(tǒng)FPGA設(shè)計(jì)方法相比，前者不僅縮短了開發(fā)周期，而且將系統(tǒng)描述和硬件實(shí)現(xiàn)有機(jī)地融為一體。