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文檔簡介
1、至今，國內(nèi)外對遺傳算法的算法實(shí)現(xiàn)的研究仍然主要是通過軟件實(shí)現(xiàn)的。而軟件語言的執(zhí)行方式是串行的，這無疑與遺傳算法天然的并行性相違背，極大地限制了遺傳算法執(zhí)行的實(shí)時(shí)性。從而局限了遺傳算法應(yīng)用的廣泛性。為此，本課題提出了一種基于FPGA的并行化遺傳算法(PGAs)的硬件實(shí)現(xiàn)系統(tǒng)，在遺傳過程中通過地址用其中的最優(yōu)個(gè)體及其適應(yīng)度代替最差的個(gè)體及其適應(yīng)度，從硬件實(shí)現(xiàn)的角度提高遺傳算法的收斂速度。 本文首先分析了遺傳算法的基本原理及方法，并介
2、紹了FPGA與HDL的特點(diǎn)及其開發(fā)過程。然后依據(jù)FPGA與HDL的特點(diǎn)和遺傳算法的功能要求，按照自頂向下的設(shè)計(jì)思想進(jìn)行模塊劃分，并對各個(gè)模塊的功能進(jìn)行了詳細(xì)地解析。最后采用VHDL編寫代碼實(shí)現(xiàn)各個(gè)模塊的功能，在Quartusll8.0開發(fā)集成環(huán)境中對各個(gè)模塊一一進(jìn)行了分析與語法檢查、功能仿真、綜合、布局布線、時(shí)序仿真、并下載到Cyclone系列的目標(biāo)芯片EPIC12Q240C8上完成了整個(gè)設(shè)計(jì)的驗(yàn)證。結(jié)果表明： 1.本設(shè)計(jì)采用遺
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