基于FPGA的雷達(dá)中頻測(cè)試信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn).pdf_第1頁(yè)
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文檔簡(jiǎn)介

1、信號(hào)源是現(xiàn)代雷達(dá)系統(tǒng)的重要組成部分,在雷達(dá)系統(tǒng)測(cè)試中,需要一種能產(chǎn)生不同測(cè)試信號(hào)的信號(hào)源。而以直接數(shù)字頻率合成技術(shù)(DDS)為核心,以現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)為硬件基礎(chǔ)實(shí)現(xiàn)便攜式、低成本的雷達(dá)測(cè)試信號(hào)源是雷達(dá)中頻測(cè)試信號(hào)源的發(fā)展方向。
　　本論文首先分析了DDS原理以及DDS系統(tǒng)的構(gòu)成,研究了DDS系統(tǒng)在理想情況下和非理想情況下的輸出頻譜,得出DDS頻譜雜散的主要特點(diǎn),分析比較了增大波形的有效存儲(chǔ)容量、采用抖動(dòng)技術(shù)和CORDC

2、I算法等三種雜散抑制方法。以DDS技術(shù)為核心,設(shè)計(jì)了一種雷達(dá)中頻測(cè)試信號(hào)源的系統(tǒng)方案和各模塊硬件電路,包括FPGA模塊、D/A模塊、濾波器模塊和放大衰減模塊,其中FPGA模塊包括電源電路、時(shí)鐘電路和下載電路三部分。最后,以CycloneⅡ系列FPGA芯片EP2C8Q208C8N為平臺(tái)完成了NIOSⅡ軟核處理器系統(tǒng)、波形生成和波形調(diào)制的FPGA邏輯功能的設(shè)計(jì)和實(shí)現(xiàn)。其中波形生成部分是FPGA邏輯設(shè)計(jì)的關(guān)鍵,主要包括相位累加器和正弦查詢表,

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