GPON中FEC編解碼器的研究與實現(xiàn).pdf_第1頁
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文檔簡介

1、在現(xiàn)代通信系統(tǒng)中，前向糾錯(FEC)得到了廣泛的應(yīng)用。最新的無源光網(wǎng)絡(luò)GPON就引入了FEC這一功能。GPON中應(yīng)用FEC可以減小接收端的誤碼率，增加通信的可靠性。同時，F(xiàn)EC也可以降低對光器件的性能要求，從而節(jié)約成本。 GPON中的FEC采用RS碼的糾錯編碼方式。本文重點研究了最流行的兩種RS解碼算法—Berlekamp-Massey算法和Euclidean算法及其各種改進(jìn)形式。本文利用VLSI設(shè)計思想，將算法映射到硬件結(jié)構(gòu)，

2、實現(xiàn)了RS編碼器和三款RS解碼器。 本文基于修正的歐幾里德算法(MEA)設(shè)計了一種新的硬件解碼器實現(xiàn)結(jié)構(gòu)，稱其為FPrME(Fully-pipelinedrecursivemodifiedEuclidean)解碼器。它關(guān)鍵路徑延時很小，并且為全流水線連續(xù)解碼工作方式。對比Altera公司最新的IPCore，F(xiàn)PrME解碼器在占用芯片資源和工作頻率兩方面性能都更好。 本文的編解碼器采用Altera公司的FPGA芯片Stra

3、tixGXEP1SGX25DF672C7在系統(tǒng)時鐘125MHz的情況下完成了電路板測試。 在RS(255,239)硬件編碼器/解碼器實現(xiàn)的基礎(chǔ)上，本文按照GPON協(xié)議要求，針對GPON中最高速率2.488Gbps的下行幀，通過設(shè)計復(fù)雜的操作時序，實現(xiàn)了符合協(xié)議規(guī)定的32位并行FEC編解碼和解擾碼電路，并作了仿真。 本文實現(xiàn)的RS(255,239)FPrME硬件解碼器的性能在國內(nèi)外具有領(lǐng)先水平。本文給出的并行FEC實現(xiàn)電路

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