數(shù)字電路BIST設(shè)計(jì)中的優(yōu)化技術(shù).pdf

1、BIST(Built-In Self-Test，內(nèi)建自測試)技術(shù)是在CUT(CircuitUnder Test，被測電路)中嵌入一測試結(jié)構(gòu)來實(shí)施測試工作的。作為一種可實(shí)現(xiàn)全速測試(at-speed)的DFT(Design For Testability，可測試性設(shè)計(jì))方案，BIST技術(shù)能有效地解決數(shù)字系統(tǒng)的測試問題，所帶來的易測試、易維護(hù)等優(yōu)良特性使其成為VLSI、MCM(Multi-Chip Module，多芯片模塊)、特別是SoC(

2、System on a Chip，片上系統(tǒng))中各種IP(Intellectual Property，知識產(chǎn)權(quán))核等電路設(shè)計(jì)時(shí)的必要組成部分。本文從邏輯BIST(Logic BIST，LBIST)和存儲器BIST(Memory BIST，MBIST)兩方面開展BIST優(yōu)化設(shè)計(jì)研究工作。 存儲器BIST設(shè)計(jì)優(yōu)化方面，提出了一種基于March測試元素完全編碼的可編程SRAM BIST控制器，并設(shè)計(jì)了SRAM BISTIP核自動生成系統(tǒng)

3、。該系統(tǒng)可對用戶定義的SRAM和March測試算法自動生成其BIST IP核。實(shí)際驗(yàn)證結(jié)果表明，SRAM BIST IP核自動生成系統(tǒng)可以正確的生成各種SRAM BIST IP核，具有支持同步/異步SRAM、支持多種用戶可選的March測試算法、支持用戶自定義的March測試算法、支持DRFs故障測試、支持全速測試、支持故障地址與故障數(shù)據(jù)捕獲等多項(xiàng)功能。 邏輯BIST設(shè)計(jì)優(yōu)化方面，在兼顧故障覆蓋率及硬件占用的前提下，把加權(quán)測試矢

4、量生成和向量插入式低功耗BIST設(shè)計(jì)相結(jié)合，提出了一種基于LFSR(Linear Feedback Shift Register，線性反饋移位寄存器)-CA(Cellular Automata，單元自動機(jī))和遺傳算法的能夠同時(shí)減少測試矢量長度和降低測試功耗的測試生成方法。對ISCAS部分基準(zhǔn)電路的測試驗(yàn)證結(jié)果表明，使用遺傳算法優(yōu)化的低功耗BIST結(jié)構(gòu)降低總功耗和平均功耗的比率在73％-95％之間，大部分集中在90％附近；峰值功耗降低的比

5、率在26％-60％之間；同時(shí)測試矢量的長度也得到了一定程度的減少。 本文的創(chuàng)新性成果是：其一，提出了基于March測試元素完全編碼的多功能可編程SRAM BIST控制器設(shè)計(jì)以及相關(guān)的BIST IP核自動生成系統(tǒng)；其二，將測試矢量長度的減少和測試功耗的降低統(tǒng)籌考慮，提出了基于LFSR-CA加權(quán)結(jié)構(gòu)和遺傳算法的測試矢量與測試功耗協(xié)同優(yōu)化的BIST設(shè)計(jì)，并被證明是有效的；其三，研制了邊界掃描測試控制器控制下的BIST優(yōu)化設(shè)計(jì)硬件驗(yàn)證平