公平可擴(kuò)展網(wǎng)絡(luò)交換調(diào)度系統(tǒng)研究及硬件電路設(shè)計(jì).pdf

1、Internet的迅速發(fā)展，對(duì)網(wǎng)絡(luò)交換技術(shù)提出了越來越高的要求。下一代網(wǎng)絡(luò)交換的核心技術(shù)就是高性能的網(wǎng)絡(luò)交換設(shè)備，優(yōu)良的性能主要表現(xiàn)在具有較大的交換容量、可擴(kuò)展的端口數(shù)、較高的吞吐率以及較小的延遲時(shí)間。目前，盡管交換機(jī)和調(diào)度器都有成功開發(fā)的集成電路芯片，但大多都由國外廠商研制開發(fā)，其核心技術(shù)和知識(shí)產(chǎn)權(quán)也掌握在國外開發(fā)商的手中。而且受到半導(dǎo)體制造工藝的限制，單個(gè)芯片的交換容量、端口數(shù)受到一定制約，多端口、大規(guī)模的交換和調(diào)度芯片實(shí)現(xiàn)起來比較

2、困難。因此，有必要在調(diào)度算法和網(wǎng)絡(luò)交換結(jié)構(gòu)方面作進(jìn)一步研究，尋求一種高速可擴(kuò)展的網(wǎng)絡(luò)交換結(jié)構(gòu)以適應(yīng)下一代網(wǎng)絡(luò)發(fā)展的需要。 在國家自然科學(xué)基金資助下，一種公平可擴(kuò)展網(wǎng)絡(luò)交換調(diào)度結(jié)構(gòu)FSSA(Fair ScalableScheduling Architecture)被提了出來。其結(jié)構(gòu)特點(diǎn)是由若干片容量較小的調(diào)度器環(huán)形連接，各個(gè)子調(diào)度器在中心控制器和AOP(Available output Port)信號(hào)的控制下按照管線方式工作，最終

3、實(shí)現(xiàn)一個(gè)端口和容量都可擴(kuò)展的調(diào)度器，且調(diào)度具有公平性。在實(shí)際應(yīng)用中，F(xiàn)SSA可根據(jù)需要配制不同的容量和端口數(shù)，具有速度高、規(guī)?？蓴U(kuò)展的特點(diǎn)，可以從根本上解決單個(gè)調(diào)度器容量和端口受限的問題。 本文在對(duì)FSSA的性能進(jìn)行進(jìn)一步分析和研究的基礎(chǔ)上，針對(duì)該結(jié)構(gòu)在流量低時(shí)延遲偏大的問題，從提高調(diào)度的公平性的角度出發(fā)，提出了一種改進(jìn)的FSSA。其基本思想是：均衡各調(diào)度時(shí)隙間子調(diào)度器的優(yōu)先級(jí)，提高調(diào)度算法的效率，減低延遲。仿真結(jié)果表明，低流量

4、時(shí)，改進(jìn)后的FSSA的延遲性優(yōu)于改進(jìn)前，達(dá)到了預(yù)期的效果。 本文還進(jìn)行了基于FSSA的64×64調(diào)度器的硬件電路的設(shè)計(jì)與實(shí)現(xiàn)，該硬件電路由四片Xilinx Vertex系統(tǒng)的FPGA實(shí)現(xiàn)，每個(gè)FPGA分別完成一個(gè)16×64的子調(diào)動(dòng)器功能。首先用Verilog HDL設(shè)計(jì)實(shí)現(xiàn)了子調(diào)度器的端口模塊，該模塊負(fù)責(zé)判決器模塊和線卡模塊的接口，功能可分為接收和發(fā)送兩個(gè)方向。在接收方向，接收來自線卡的16路串行數(shù)據(jù)，并根據(jù)需要將串行數(shù)據(jù)轉(zhuǎn)換為

5、并行數(shù)據(jù)，在提取了調(diào)度所需的相關(guān)信息后生成請(qǐng)求信號(hào)，然后將其送給判決器模塊進(jìn)行仲裁和調(diào)度。在發(fā)送方向，接收來自判決器的8位調(diào)度結(jié)果，將其轉(zhuǎn)換為串行信號(hào)后輸出給線卡。仿真結(jié)果表明所設(shè)計(jì)的端口模塊功能正確。 接著進(jìn)行了調(diào)度器硬件電路的電源電路及FPGA電路的設(shè)計(jì)工作。分別采用TPS546lO和TPs51020設(shè)計(jì)實(shí)現(xiàn)了Xilinx Vertex Ⅱ和Vertex-4 FPGA的電源電路并調(diào)試通過。同時(shí)還完成了FPGA電路的原理圖和P