功率集成兼容技術(shù)及芯片研制.pdf

1、功率集成兼容技術(shù)是實現(xiàn)高低壓器件集成及開發(fā)的功率集成電路芯片的關(guān)鍵技術(shù)，功率集成兼容技術(shù)涉及兼容器件、兼容工藝和載體芯片三方的內(nèi)容。本文圍繞功硅外延BCD功率集成兼容技術(shù)的開發(fā)過程，對高壓功率DMOS器件、低壓BiCMOS器件、170V BCD兼容工藝以及PDP高壓驅(qū)動芯片載體進行了系統(tǒng)化研究，主要研究成果如下： (1)研究了170V N-VDMOS器件，給出了采用硅外延BCD工藝路線制造的低成本的170V N-VDMOS的集成

2、結(jié)構(gòu)和布局方案，通過仿真優(yōu)化和分析驗證，綜合解決了高壓下器件工藝集成參數(shù)與應用集成性能的平衡優(yōu)化問題；制造出了系列高壓N-VDMOS器件，縱向上有效利用17μm厚度的外延層，橫向上得到的N-VDMOS元胞面積為324μm2，工藝上簡化為18次光刻，并與標準CMOS、雙極管、和高壓P-LDMOS等器件相兼容，本研究成果已獲國家發(fā)明專利授權(quán)； (2)對代表最高工作電壓的170V P-LDMOS器件和代表的中等電壓的100V P-LD

3、MOS器件進行了研究，基于兩者工藝流程上的兼容性及實現(xiàn)結(jié)構(gòu)的異同之處，采取了不同技術(shù)方案：在器件縱向結(jié)構(gòu)上，適度減薄外延層，增加外延層的摻雜濃度，提高器件集成度；采用專門P場注入而非利用CMOS現(xiàn)有的P阱注入作為漏極漂移區(qū)，降低對低壓CMOS的不良影響，進行RESURF優(yōu)化，提高功率器件的性能；針對高柵壓、高源漏電壓P溝道功率集成器件，采用厚度為1μm的場氧作為柵氧介質(zhì)以提高柵氧擊穿電壓，同時簡化了工藝步驟；設(shè)置埋層和源極P-field

4、層，優(yōu)化器件工作的穩(wěn)定性、可靠性；制造出了系列高壓P-LDMOS器件，通過實際測試，器件最高耐壓可達到200V以上，閾值電壓為5.5V左右，170V器件典型單管面積為80μm×80μm，同時給出了制造P-LDMOS所需的工藝版層，與標準CMOS、雙極管、和高壓N-VDMOS等器件相兼容，且流程簡化，利于低成本制造，本研究成果已獲國家發(fā)明專利授權(quán)； (3)給出了N-VDMOS和P-LDMOS器件在功率集成電路中的典型應用模塊，并以

5、此為實例，分析并改進了功率集成單元模塊的集成性能，為其他應用功率集成器件的電路模塊提供改良思路和應用方法；研究了功率集成中低壓CMOS器件和。bipolar器件的結(jié)構(gòu)兼容技術(shù)和集成制造技術(shù)，給出了低壓器件的集成結(jié)構(gòu)，綜合解決了低壓CMOS和bipolar器件(低壓BiCMOS器件)與高壓DMOS器件的兼容集成問題，以及低壓BiCMOS器件性能指標的平衡、優(yōu)化問題，制造出了柵氧厚度為60nm、工作電壓為5V的CMOS集成器件以及電流放大系

6、數(shù)可達250的bipolar器件樣品，完全兼容于BCD集成工藝，簡化了工藝步驟，使之利于低成本實現(xiàn)。 (4)基于功率集成技術(shù)兼容性、成本、器件及載體芯片特性等方面的相互關(guān)系，提出了在功率集成的兼容工藝及集成制造中應考慮的要點，通過對不同要點的分析，給出了相應的解決途徑；針對工藝開發(fā)和驗證，設(shè)計了PCM測試結(jié)構(gòu)，給出了不同PCM驗證單元的設(shè)計思路和途徑，其中的PCM測試單元涵蓋工藝參數(shù)的調(diào)整檢測，典型器件的參數(shù)測量，設(shè)計規(guī)則的驗證

7、以及器件模型參數(shù)提取單元，同時還包括部分典型模塊單元，為功率集成芯片的研制和故障測試奠定基礎(chǔ)；開發(fā)了2.5μm 170V高壓BCD工藝流程，并給出了工藝流程步驟，通過簡化工藝設(shè)計，該流程只需18次光刻，簡化了加工復雜度，有利于降低芯片制造成本，本研究成果已獲國家發(fā)明專利授權(quán)。 (5)基于功率集成的兼容器件和工藝流程，研制了PDP高壓驅(qū)動芯片，包括掃描驅(qū)動芯片和尋址驅(qū)動芯片(其中PDP高壓掃描驅(qū)動芯片為國內(nèi)首款)，作為所研究的功率