系統(tǒng)芯片測(cè)試優(yōu)化關(guān)鍵技術(shù)研究.pdf

1、隨著集成電路工藝技術(shù)和設(shè)計(jì)方法的提高，集成電路的規(guī)模越來(lái)越大，使得原來(lái)要由多個(gè)芯片才可以實(shí)現(xiàn)的復(fù)雜系統(tǒng)被集成在單個(gè)芯片上成為可能。在這種背景下，系統(tǒng)芯片（SOC,System-on-a-Chip）應(yīng)運(yùn)而生。SOC技術(shù)采用IP核復(fù)用的設(shè)計(jì)方法，將整個(gè)系統(tǒng)映射到單個(gè)芯片上，既可以加快開(kāi)發(fā)進(jìn)度，又可以縮小產(chǎn)品體積、提高系統(tǒng)性能，近年來(lái)得到了廣泛的應(yīng)用。
　　然而隨著SOC集成的IP核數(shù)目的增多，其功能越來(lái)越復(fù)雜，SOC的測(cè)試數(shù)據(jù)量、測(cè)試

2、功耗也隨之急劇增加，對(duì)各個(gè)IP核進(jìn)行測(cè)試訪問(wèn)也變得更加困難，這些都為SOC測(cè)試帶來(lái)更大的挑戰(zhàn)。
　　本文在研究SOC測(cè)試結(jié)構(gòu)的基礎(chǔ)上，對(duì)當(dāng)前SOC測(cè)試中存在的問(wèn)題進(jìn)行分析，重點(diǎn)針對(duì)測(cè)試數(shù)據(jù)量大、測(cè)試功耗高和測(cè)試時(shí)間長(zhǎng)這三個(gè)關(guān)鍵問(wèn)題進(jìn)行研究，提出了相應(yīng)的解決方法，并在ISCAS’89和ITC’02標(biāo)準(zhǔn)測(cè)試集上進(jìn)行仿真實(shí)驗(yàn)，驗(yàn)證了方法的有效性和實(shí)用價(jià)值。
　　本文的主要研究?jī)?nèi)容和成果如下：
　　1．對(duì)基于編碼的測(cè)試壓縮方法

3、進(jìn)行研究，針對(duì)測(cè)試數(shù)據(jù)預(yù)處理中差分操作后測(cè)試集中數(shù)據(jù)“1”的比例較高的問(wèn)題，提出了基于蟻群算法的測(cè)試向量排序算法，以進(jìn)一步提高壓縮效率；針對(duì)目前大多數(shù)編碼壓縮方法僅針對(duì)測(cè)試數(shù)據(jù)中的0游程進(jìn)行壓縮的現(xiàn)狀，提出了一種同時(shí)考慮0游程與1游程的變游程編碼方法，該方法在應(yīng)用中不需要對(duì)原始數(shù)據(jù)作差分變換，因此能在提高壓縮效率的同時(shí)減少解碼的硬件開(kāi)銷；
　　2．研究適用于多掃描鏈IP核的測(cè)試數(shù)據(jù)壓縮方法，在分析字典方法基本原理的基礎(chǔ)上，對(duì)其進(jìn)行

4、改進(jìn)，提出了壓縮比更高的基于頻率指示索引字典的多掃描鏈測(cè)試數(shù)據(jù)壓縮算法；本文利用測(cè)試數(shù)據(jù)間的重復(fù)性，提出了基于子向量重復(fù)性的測(cè)試數(shù)據(jù)壓縮算法；仿真實(shí)驗(yàn)表明，兩種多掃描鏈測(cè)試壓縮算法都能夠取得較高的壓縮效率；
　　3．在分析測(cè)試功耗產(chǎn)生原因的基礎(chǔ)上，本文提出了基于掃描鏈凍結(jié)的測(cè)試功耗優(yōu)化方法，以降低掃描測(cè)試中觸發(fā)器的無(wú)用跳變次數(shù)，進(jìn)而降低掃描測(cè)試功耗；
　　4．針對(duì)IP核串行測(cè)試封裝結(jié)構(gòu)造成測(cè)試功耗過(guò)高的問(wèn)題，利用測(cè)試向量中的