嵌入式多處理器實(shí)時系統(tǒng)的容錯研究與實(shí)現(xiàn).pdf

1、隨著實(shí)時計(jì)算技術(shù)的飛速發(fā)展，實(shí)時系統(tǒng)已成為安全關(guān)鍵應(yīng)用的核心控制部件和影響性能的決定性因素。隨著軟件功能和性能的大幅度提高，實(shí)時軟件的可靠性成為限制系統(tǒng)可靠性的瓶頸。容錯，作為保障實(shí)時軟件可靠性的重要技術(shù)，已經(jīng)成為實(shí)時系統(tǒng)研究的熱點(diǎn)問題。 本文首先介紹了系統(tǒng)可靠性的基本概念；詳細(xì)分析了基本的可靠性保障技術(shù)，特別是軟件容錯和硬件容錯的基本技術(shù)；歸納了制約容錯技術(shù)在實(shí)時系統(tǒng)中的應(yīng)用的兩個核心問題：一是大多數(shù)容錯系統(tǒng)以硬件容錯為主，對

2、于軟件錯誤無能為力；二是實(shí)時計(jì)算機(jī)系統(tǒng)設(shè)計(jì)中軟硬件耦合度低的特點(diǎn)不利于系統(tǒng)可靠性設(shè)計(jì)，特別是軟件容錯設(shè)計(jì)；導(dǎo)出了現(xiàn)代錯誤容忍設(shè)計(jì)急待解決的關(guān)鍵問題：確保硬件忍錯，強(qiáng)化軟件容錯，在系統(tǒng)級整合軟、硬件容錯。 在此基礎(chǔ)上，本文對容錯關(guān)鍵技術(shù)和多處理器系統(tǒng)進(jìn)行了深入地研究，結(jié)合多處理器結(jié)構(gòu)和現(xiàn)代操作系統(tǒng)的分層結(jié)構(gòu)思想，提出了一種基于松耦合多處理器體系結(jié)構(gòu)的實(shí)時嵌入式容錯系統(tǒng)設(shè)計(jì)方案，以達(dá)到從整體上提高系統(tǒng)可靠性的目的。 接著，基

3、于自行研制的實(shí)時操作系統(tǒng)ERTOS，采用該設(shè)計(jì)方案構(gòu)造了雙機(jī)容錯實(shí)現(xiàn)模型，并在予以實(shí)現(xiàn)。 此外，論文對計(jì)算機(jī)容錯系統(tǒng)的理論基礎(chǔ)、模型結(jié)構(gòu)、組成方法以及評價過程作了詳細(xì)的論述，并具體針對三模混合冗余、帶熱備份的雙機(jī)系統(tǒng)和本文設(shè)計(jì)的雙機(jī)容錯系統(tǒng)，用馬爾可夫模型進(jìn)行描述和可靠度仿真。 總之，本文設(shè)計(jì)的嵌入式多處理器實(shí)時容錯的方案無縫整合了計(jì)算機(jī)硬件級、操作系統(tǒng)級、應(yīng)用級的容錯技術(shù)，從整體上提高系統(tǒng)可靠性的目的。用馬爾可夫狀態(tài)圖