FPGA布線(xiàn)研究與實(shí)現(xiàn).pdf

1、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)能夠減少電子系統(tǒng)的開(kāi)發(fā)風(fēng)險(xiǎn)和開(kāi)發(fā)成本，縮短上市時(shí)間，降低維護(hù)升級(jí)成本，故廣泛地應(yīng)用在電子系統(tǒng)中。最新的FPGA都采用了層次化的布線(xiàn)資源結(jié)構(gòu)，與以前的結(jié)構(gòu)發(fā)生了很大的變化。由于FPGA布線(xiàn)資源的固定性和有限性，因此需要開(kāi)發(fā)適用于這種層次化的FPGA結(jié)構(gòu)并提高布線(xiàn)資源有效利用率的布線(xiàn)算法。同時(shí)由于晶體管尺寸的不斷減小，有必要在FPGA布線(xiàn)算法中考慮功耗和時(shí)序問(wèn)題。 本論文所作的研究工作主要包括：提出一種基

2、于Tile的FPGA結(jié)構(gòu)描述方法，對(duì)FPGA功耗模型和時(shí)序模型進(jìn)行了研究，實(shí)現(xiàn)了考慮FPGA功耗、布線(xiàn)資源利用率的布線(xiàn)算法。 在FPGA結(jié)構(gòu)描述方面，本文在分析現(xiàn)代商用FPGA層次化結(jié)構(gòu)及學(xué)術(shù)上對(duì)FPGA描述方法的基礎(chǔ)上，提出一種基于Tile的FPGA結(jié)構(gòu)描述。由于基本Tile的重復(fù)性，采用該方法可以簡(jiǎn)化FPGA結(jié)構(gòu)的描述，同時(shí)由于該方法是以硬件結(jié)構(gòu)為根據(jù)，為FPGA軟硬件提供了簡(jiǎn)單而靈活的接口，該方法在原型系統(tǒng)中測(cè)試證明是正確

3、的。 在FPGA功耗模型方面，本文研究了ASIC中關(guān)于電路功耗計(jì)算的基本方法，并將其應(yīng)用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動(dòng)態(tài)功耗模型和靜態(tài)功耗模型。動(dòng)態(tài)功耗的計(jì)算采用基于節(jié)點(diǎn)狀態(tài)轉(zhuǎn)換率的開(kāi)關(guān)級(jí)動(dòng)態(tài)功耗計(jì)算和邏輯塊宏模型，靜態(tài)功耗則采用基于公式計(jì)算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達(dá)式計(jì)算模型。這些功耗模型將運(yùn)用到我們后面的功耗計(jì)算和基于功耗驅(qū)動(dòng)的布線(xiàn)算法中。 在FPGA布線(xiàn)算