FinFETs器件及其幾何參數(shù)的優(yōu)化.pdf

1、CMOS的發(fā)展緊隨摩爾定律的步伐不斷縮小特征尺寸的同時，不斷增加的亞閾值電流和柵介質(zhì)漏電流成為了阻礙工藝進一步發(fā)展的主要因素。于是減少漏電流，提高器件的穩(wěn)定性成為CMOS向20nm以下節(jié)點發(fā)展的重要挑戰(zhàn)。這時獨特的FinFET結(jié)構(gòu)依據(jù)其在抑制短溝道效應(yīng)方面的絕對優(yōu)勢躍入了人們的視野，并成為了最近的熱門器件。本文介紹FinFET特點，結(jié)構(gòu)，制程，發(fā)展，優(yōu)勢以及面臨的挑戰(zhàn)。然后通過Silvaco TCAD仿真SOI FinFET,優(yōu)化其幾何

2、參數(shù)以提高器件的性能。目前取得的研宄成果如下：
　　本文首先研究器件的輸出特性曲線和轉(zhuǎn)移特性曲線，考察器件參數(shù)對電流驅(qū)動能力的影響以及電流受柵電壓影響的程度。研究發(fā)現(xiàn)器件Fin的寬度增加，氧化層的厚度減少，溝道Fin的摻雜濃度減少，能夠提高電流的驅(qū)動能力。而Fin的高度增加，氧化層厚度增加，溝道Fin的摻雜濃度增大能明顯減弱電流的驅(qū)動能力。同時，隨著Fin寬的增加，電流更易受柵電壓的影響。
　　本文然后研宄FinFET器件中

3、幾何參數(shù)對器件特征參數(shù)亞閾值擺幅Subthreshold Swing和漏極感應(yīng)勢金下降效應(yīng)DIBL的影響。研究發(fā)現(xiàn)隨著溝道Fin高度的增加，亞閾值擺幅減少，DIBL值也減少，器件開關(guān)速度快，漏電流減少。相反，隨著Fin寬度地增加,亞閾值擺幅和DIBL值增大，器件性能變差，對短溝道的控制能力也變?nèi)?。當Fin的高度與Fin的寬度比值為2.25左右時，器件性能最優(yōu)。
　　最后，作者模擬氧化層和氮化物應(yīng)力覆蓋層對FinFET器件的影響，發(fā)