1.25ghzcmos集成低抖動電荷泵鎖相環(huán)的設(shè)計與實現(xiàn)_第1頁
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1、復(fù)旦大學(xué)碩士學(xué)位論文1.25GHzCMOS集成低抖動電荷泵鎖相環(huán)的設(shè)計與實現(xiàn)姓名：吳亮申請學(xué)位級別：碩士專業(yè)：材料物理與化學(xué)指導(dǎo)教師：鄭國祥20070508AbstractDesignandimplementationofhighspeedlowjitterCPPLL(Charge—PumpPhaseLockedLoops)arefocusedinthisthesisBasedonthetheoreticalanalysis，thede

2、signmethodsofthird—orderCPPLLareintroduced，withparticularemphasisonthekeytechniquestoreducetimingjitterandincreaseoperatingspeed，suchasoptimizingloopparametersandimprovingcircuitstructures。Inthepartofsystemtheoryafterthe

3、introductionofloopstructures，acontinuous—timelinearmodelisconstructed，anditsstabilitydynamiccharacteristicandnoiseperformanceareanalyzed，derivingtheconclusionsforloopparametersdesign，whichpavethewayforsystemleveldesignan

4、doptimizationofhigh—speedlowjitterCPPLLInthepartofcircuittheorythekeyelementofCPPLLnamelyringoscillatorisstudiedWithWeigandt’Snoisemodel，CMOSinverterdelaycellbasedringoscillatorisdeeplyanalyzed，yieldingtherelationshipsbe

5、tweenthedesignparametersofdelayelementsandtheinherentthermalnoiseinducedjitter’whichintuitivelyshowthemethodologiesteducethetimingjitterofringoscillators，thusprovidetheoreticalbasisforfurtherimprovingthenoiseperformanceo

6、fCPPLLThepartofCPPLLdesignisaimedatthespecificationsonspeedandjitterThedesignflowisgivenbasedonsystemlevel，behaviorallevelandcircuitlevel，andthecircuitsespeciallythebrilliantpartsareexplainedindetailTheCPPLLisfabricatedi

7、nTSMC035“m2P3M33V／5VmixedsignalCMOStechnologyThetestresultsshowthatitcanbeappliedtotheSerDes侶erializerandDeserializer)ingigabitEthemetphysicallayerchipsuccessfullywith125GHzclockoutputFurthermore，thisCPPLLhasbetterperfor

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