eda技術(shù)課程設(shè)計(jì)---8位加法器設(shè)計(jì)

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文檔簡(jiǎn)介

1、　　EDA技術(shù)課程設(shè)計(jì)　　課題： 8位加法器設(shè)計(jì) 　　系別：電氣與電子工程系　　專業(yè)：電子信息工程　　姓名： 　　學(xué) 號(hào)：

2、 　　指導(dǎo)教師： 　　2011年6月24日　　一、設(shè)計(jì)目的3　　二、設(shè)計(jì)要求3　　三、總體設(shè)計(jì)原理與內(nèi)容

3、3　　1、設(shè)計(jì)的總體原理3　　2、設(shè)計(jì)內(nèi)容5　　四、EDA設(shè)計(jì)及仿真6　　1、8位加法器源程序6　　2、仿真結(jié)果及數(shù)據(jù)分析13<b&

4、gt;　　五、硬件實(shí)現(xiàn)15　　1、硬件實(shí)現(xiàn)步驟15　　2、硬件實(shí)現(xiàn)照片16　　六、設(shè)計(jì)總結(jié)16　　1、設(shè)計(jì)過程中遇到的問題及解決方法16　　2、

5、設(shè)計(jì)體會(huì)17　　3、對(duì)設(shè)計(jì)的建議17　　七、設(shè)計(jì)生成的電路圖17　　八、參考文獻(xiàn)17　　一、設(shè)計(jì)目的　　通過對(duì)FPGA（現(xiàn)場(chǎng)可

6、編程門陣列）芯片的設(shè)計(jì)實(shí)踐，使學(xué)生掌握一般的PLD（可編程邏輯器件）的設(shè)計(jì)過程、設(shè)計(jì)要求、設(shè)計(jì)內(nèi)容、設(shè)計(jì)方法，能根據(jù)用戶的要求及工藝需要進(jìn)行電子芯片設(shè)計(jì)并制定有關(guān)技術(shù)文件。培養(yǎng)學(xué)生綜合運(yùn)用已學(xué)知識(shí)解決實(shí)際工程技術(shù)問題的能力、查閱圖書資料和各種工具書的能力、工程繪圖能力、撰寫技術(shù)報(bào)告和編制技術(shù)資料的能力，受到一次電子設(shè)計(jì)自動(dòng)化方面的基本訓(xùn)練。　　培養(yǎng)學(xué)生利用EDA技術(shù)知識(shí)，解決電子設(shè)計(jì)自動(dòng)化中常見

7、實(shí)際問題的能力，使學(xué)生積累實(shí)際EDA編程。通過本課程設(shè)計(jì)的學(xué)習(xí)，學(xué)生將復(fù)習(xí)所學(xué)的專業(yè)知識(shí)，使課堂學(xué)習(xí)的理論知識(shí)應(yīng)用于實(shí)踐，通過本課程設(shè)計(jì)的實(shí)踐使學(xué)生具有一定的實(shí)踐操作能力。　　二、設(shè)計(jì)要求　　1、由兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)設(shè)計(jì)一個(gè)8位二進(jìn)制并行加法器。　　2、要求加數(shù)、被

8、加數(shù)、和都在數(shù)碼管上以十進(jìn)制數(shù)顯示出來。　　3、完成該系統(tǒng)的硬件和軟件的設(shè)計(jì)，調(diào)試好后并能實(shí)際運(yùn)用。　　三、總體設(shè)計(jì)原理與內(nèi)容　　1、設(shè)計(jì)的總體原理　　8位加法器采用兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而成，輸入一個(gè)8位二進(jìn)制數(shù)，用兩個(gè)控制信

9、號(hào)EN1，EN2控制其是加數(shù)還是被加數(shù)，和用十進(jìn)制顯示.　　設(shè)計(jì)一個(gè)8位二進(jìn)制顯示為十進(jìn)制的子程序，并用蜂鳴器來指示是否有進(jìn)位。　　部分算法如下，低位相加并產(chǎn)生進(jìn)位：　　qq(0):= not(A(0)XOR(NOT(B(0))));　　sq(0):= not(qq(0)

10、 XOR (NOT(ci))); 　　if ((A(0) xor B(0))='1') then cq(0):= ci; 　　ELSE cq(0):=A(0); 　　END if;&l

11、t;/p>　　流程框圖：　　圖1　　2、設(shè)計(jì)內(nèi)容　　第一步，用按鍵輸入一個(gè)8位二進(jìn)制數(shù)，然后根據(jù)EN1，EN2的按鍵，選擇輸入的是加數(shù)還是被加數(shù)，最后根據(jù)位選值動(dòng)態(tài)顯示其值

12、。　　第二步，根據(jù)算法進(jìn)行相加運(yùn)算，并且由第一步所得cout數(shù)值決定數(shù)碼管顯示和，最后根據(jù)位選值動(dòng)態(tài)顯示。　　根據(jù)以上，需要設(shè)計(jì)一個(gè)四位加法器，十進(jìn)制轉(zhuǎn)換程序和動(dòng)態(tài)顯示程序。　　四、EDA設(shè)計(jì)及仿真　　1、8位加法器源程序　　--

13、--------------------COMPONENT ADD4:------------------------　　LIBRARY IEEE; --二進(jìn)制四位加法器　　USE IEEE.STD_LOGIC_1164.ALL;　　US

14、E IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY ADD4 IS 　　Port(A,B:in STD_logic_vector(3 downto 0); --輸入四位二進(jìn)制　　ci:in STD_logic; --輸入進(jìn)位</p

15、>　　co: out STD_logic; --輸出進(jìn)位　　so:out STD_logic_vector(3 downto 0) ); --輸出和　　end;　　ARCHITECTURE h1 of

16、ADD4 is　　begin　　process(A,B)　　variable cq, qq, sq: STD_logic_vector(3 downto 0); 　　begin

17、　　qq(0):= not(A(0) XOR (NOT (B(0)))); 　　sq(0):= not(qq(0) XOR (NOT(ci))); --低位相加并產(chǎn)生進(jìn)位 　　if((A(0)xorB(0))='1')then cq(0):= ci; </p&

18、gt;　　ELSE cq(0):=A(0); 　　END if;　　qq(1):= not(A(1) xor (NOT(B(1)))); 　　sq(1):= not(qq(1) xor (NOT(cq(0)))); --第二位于前一進(jìn)

19、位相加 　　if((A(1) xor B(1))='1') Then cq(1):= cq(0);--產(chǎn)生進(jìn)位　　ELSE cq(1):=A(1); 　　END if;　　qq(2):= not(A(2)

20、 XOR (NOT(B(2))));　　sq(2):= not(qq(2) XOR (NOT(cq(1))));　　if ((A(2) xor B(2))='1') then cq(2):= cq(1); 　　ELSE cq(2):=A(2);

21、;　　END if;　　qq(3):=not(A(3) XOR (NOT B(3))); 　　sq(3):=not(qq(3) XOR (NOT(cq(2)))); --前一位進(jìn)位與高位相加 　　if ((A(3) xor B(3))='1')

22、then cq(3):= cq(2);--產(chǎn)生進(jìn)位　　ELSE cq(3):=A(3); 　　END if;　　Co<=cq(3); 　　So<=sq; 　　En

23、d process; 　　End architecture h1;　　------------COMPONENT look:--------　　library ieee; --二進(jìn)制轉(zhuǎn)換為十進(jìn)制顯示

24、;　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity look is　　port(d:in std_logic_v

25、ector(7 downto 0); --輸入要轉(zhuǎn)換的二進(jìn)制　　clk3:in std_logic;　　smg: out std_logic_vector(2 downto 0);--位選，分別顯示個(gè)位，十位，百位　　led7s:out std_logic_vector(6 downto 0));

26、 　　end;　　architecture one of look is　　signal ai,bi,ci:integer range 0 to 9;　　signal xi:std_logic_vector(2 downto 0);&

27、lt;/p>　　signal led7s1:std_logic_vector(20 downto 0);　　signal di:integer range 0 to 256；　　begin　　di<=conv_integer(d);

28、 --把8位二進(jìn)制加進(jìn)位轉(zhuǎn)為整型　　process(di)　　variable a,b,c:integer range 0 to 9;　　begin　　a:=di rem 10;

29、 --把整型數(shù)的個(gè)位賦值給a　　b:=((di-a) rem 100)/10; --把整型數(shù)的十位賦值給b　　c:=(di-a-10*b)/100; --把整型數(shù)的百位賦值給c　　ai<=a;

30、;　　bi<=b;　　ci<=c; 　　end process;　　process(ai) --把個(gè)位賦值給led7s1顯示出來&

31、lt;p>　　begin　　case ai is　　when 0=>led7s1(6 downto 0)<="1000000";　　when 1=>led7s1(6 downto 0)<="1111001"

32、;　　when 2=>led7s1(6 downto 0)<="0100100";　　when 3=>led7s1(6 downto 0)<="0110000";　　when 4=>led7s1(6 downto 0)<="00

33、11001";　　when 5=>led7s1(6 downto 0)<="0010010";　　when 6=>led7s1(6 downto 0)<="0000010";　　when 7=>led7s1(6 downto 0)&l

34、t;="1111000";　　when 8=>led7s1(6 downto 0)<="0000000";　　when 9=>led7s1(6 downto 0)<="0010000";　　when others=>led7

35、s1(6 downto 0)<="XXXXXXX";　　end case; 　　end process;　　process(bi) --把十位賦值給led7s1顯示出來 &

36、lt;b>　　begin　　case bi is　　when 0=>led7s1(13 downto 7)<="1000000"; 　　when 1=>led7s1(13 downto 7)<="1111001"

37、;;　　when 2=>led7s1(13 downto 7)<="0100100";　　when 3=>led7s1(13 downto 7)<="0110000";　　when 4=>led7s1(13 downto 7)<=&quo

38、t;0011001";　　when 5=>led7s1(13 downto 7)<="0010010";　　when 6=>led7s1(13 downto 7)<="0000010";　　when 7=>led7s1(13 down

39、to 7)<="1111000";　　when 8=>led7s1(13 downto 7)<="0000000";　　when 9=>led7s1(13 downto 7)<="0010000";　　when others

40、=>led7s1(13 downto 7)<="XXXXXXX";　　end case; 　　end process;　　process(ci) --把百位賦值給led7s1顯示出來

41、;　　begin　　case ci is　　when 0=>led7s1(20 downto 14)<="1000000";　　when 1=>led7s1(20 downto 14)<="1111001";&l

42、t;/p>　　when 2=>led7s1(20 downto 14)<="0100100";　　when 3=>led7s1(20 downto 14)<="0110000";　　when 4=>led7s1(20 downto 14)<="

43、;0011001";　　when 5=>led7s1(20 downto 14)<="0010010";　　when 6=>led7s1(20 downto 14)<="0000010";　　when 7=>led7s1(20 dow

44、nto 14)<="1111000";　　when 8=>led7s1(20 downto 14)<="0000000";　　when 9=>led7s1(20 downto 14)<="0010000";　　when ot

45、hers=>led7s1(20 downto 14)<="XXXXXXX";　　end case; 　　end process;　　process(clk3)　　variable x:std_logic_vector(2 downt

46、o 0); --定義一個(gè)變量控制位選 　　begin　　if clk3'event and clk3='1' then　　if x<5 then x:=x+1; 　　else x:=(othe

47、rs=>'0'); 　　end if; 　　end if;　　xi<=x; 　　end process;　　process(xi,led7s1)<

48、;/p>　　begin　　case xi is　　when "001"=>led7s<=led7s1(6 downto 0);smg<="001"; --控制數(shù)碼管顯示個(gè)位　　when &q

49、uot;010"=>led7s<=led7s1(13 downto 7);smg<="010";--控制數(shù)碼管顯示十位　　when "100"=>led7s<=led7s1(20 downto 14);smg<="100";--控制數(shù)碼管顯示百位

50、when others=> led7s<="XXXXXXX";smg<="XXX";　　end case; 　　end process; 　　end;　　----

51、--------------------COMPONENT counter:-------------------　　LIBRARY ieee; 　　USE ieee.std_logic_1164.all; 　　use ieee.std_logic_unsig

52、ned.all;　　ENTITY counter IS 　　PORT ( e1,e2,clk3: IN STD_LOGIC ; 　　q1: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); 　　END counter; &

53、lt;p>　　ARCHITECTURE bhv OF counter IS 　　BEGIN 　　PROCESS(clk3,e1,e2)　　VARIABLE cout:INTEGER:=0;　　BEGIN <

54、;/b>　　IF clk3'EVENT AND clk3='1' THEN cout:=cout+1; 　　END IF;　　if e1='1' then q1<="001"; cout:=0;

55、 　　END IF; --輸入加數(shù)，數(shù)碼管顯示加數(shù)　　if e2='1' then q1<="010"; cout:=10; 　　END IF;

56、 --輸入被加數(shù)，數(shù)碼管顯示被加數(shù)。　　IF cout > 10 THEN q1<="100"; 　　END IF; --數(shù)碼管顯示和。　　END PROCESS; <

57、;p>　　END bhv;　　-----------------------project ADD8(main code):------------------　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

58、;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY ADD8 IS 　　Port(A:in STD_logic_vector(7 downto 0); --輸入加數(shù)和被加數(shù)。　　EN1,EN2,clk:in std_logic;

59、 --控制輸入數(shù)為加數(shù)或被加數(shù)　　wx: out std_logic_vector(2 downto 0); --位選。　　led:out std_logic_vector(6 downto 0)); --數(shù)碼管顯示。　　END;<

60、;p>　　architecture h2 of ADD8 is　　COMPONENT ADD4 --調(diào)用四位加法器。　　Port(A,B:in STD_logic_vector(3 downto 0);　　ci:in STD_logic

61、; 　　co: out STD_logic;　　so:out STD_logic_vector(3 downto 0) );　　END COMPONENT;　　COMPONENT look --調(diào)用十進(jìn)制顯示

62、環(huán)節(jié)。　　Port(d:in STD_logic_vector(7 downto 0);　　clk3:in std_logic;　　smg: out std_logic_vector(2 downto 0);　　led7s:out std_logic_vector(6 d

63、ownto 0));　　END COMPONENT;　　COMPONENT counter --調(diào)用動(dòng)態(tài)顯示環(huán)節(jié)。　　PORT(e1,e2,clk3: IN STD_LOGIC ;　　q1: OUT STD_LOG

64、IC_VECTOR(2 DOWNTO 0));　　END COMPONENT;　　Signal AI,BI:STD_logic_vector(7 downto 0); --定義兩信號(hào)，表示加數(shù)和被加數(shù)。　　Signal e,cout:std_logic;　　Signal

65、SUM:STD_logic_vector(7 downto 0); --定義信號(hào)，表示和；　　Signal pp:STD_logic_vector(7 downto 0);　　Signal clk2:STD_LOGIC_VECTOR(2 DOWNTO 0);　　BEGIN

66、　　u1:add4 port map(A=>AI(3 downto 0), B=>BI(3 downto 0),ci=>'0',co=>e,so=>SUM(3 downto 0));　　u2:add4 port map(A=>AI(7 downto 4), B=>BI(7 downto 4),ci

67、=>e,co=>cout,so=>sum(7 downto 4));　　u3:look port MAP(d=>PP,clk3=>clk, led7s=>led,smg=>wx); 　　u4:counter port MAP(clk3=>clk,q1=>clk2,e1=&

68、gt;en1,e2=>en2); 　　process(en1,en2)　　begin　　if en1'event and en1='1' then AI<=A; 　　END IF;

69、 --輸入加數(shù)，賦值給AI　　if en2'event and en2='1' then BI<=A; 　　END IF; --輸入被加數(shù)，賦值給BI　　end process;</

70、p>　　process(clk2)　　begin　　if clk2="001" then pp<=AI; 　　END IF; --顯示加數(shù)；

71、　　if clk2="010" then pp<=BI; 　　END IF; --顯示被加數(shù)；　　if clk2="100" then pp<=sum; 　　END IF;

72、 --顯示和；　　END PROCESS; 　　End h2;　　2、仿真結(jié)果及數(shù)據(jù)分析　　四位加法器子程序：<

73、;p>　　圖2　　說明：該子程序?qū)崿F(xiàn)四位二進(jìn)制相加，運(yùn)用逐位相加，并輸出進(jìn)位。由波形數(shù)據(jù)可知，功能正確實(shí)現(xiàn) 。 　　十進(jìn)制顯示子程序：　　圖3　　說明

74、：該子程序的作用是使加數(shù)和被加數(shù)及和以十進(jìn)制在數(shù)碼管上顯示。　　波形圖中，d代表輸入的要轉(zhuǎn)換的8位二進(jìn)制，clk3是用來控制位選信號(hào)smg的數(shù)值，smg有“001”“010”“100”,化為十進(jìn)制是0 2 4，代表led7s分別顯示個(gè)位，十位，百位。　　動(dòng)態(tài)顯示子程序：

75、;　　圖4　　說明：該子程序功能是控制加數(shù). 被加數(shù). 和的顯示問題。采用進(jìn)程實(shí)現(xiàn)，具體如下：　　當(dāng)clk由0變?yōu)?時(shí)，賦值cout=1，　　當(dāng)e1由0變?yōu)?時(shí)，此時(shí)q1=“001”，數(shù)碼管顯示加數(shù)，令cout=0。　　當(dāng)e2由0變?yōu)?/p>

76、1時(shí)，此時(shí)q1=“010”，數(shù)碼管顯示被加數(shù)，令cout=10　　當(dāng)下一個(gè)clk信號(hào)來到時(shí)，cout=cout+1>10，此時(shí)q1=“100”，數(shù)碼管顯示和。　　主程序：　　圖5　　說明：波

77、形圖中A代表輸入的二進(jìn)制，由EN1，EN2決定其是數(shù)還是被加數(shù)，smg的數(shù)值代表的是數(shù)碼管顯示是個(gè)位或十位或百位，led根據(jù)smg的數(shù)值顯示對(duì)應(yīng)數(shù)據(jù)。　　五、硬件實(shí)現(xiàn)　　1、硬件實(shí)現(xiàn)步驟　　（1）程序仿真成功后，首先開始引腳鎖定</

78、p>　?。?）引腳鎖定完成后，需要再編譯一次，將引腳鎖定信息編譯進(jìn)編程文件中　　（3）編譯成功后并連接好試驗(yàn)線路后，將編譯產(chǎn)生的SOF格式配置文件在編程窗中配置進(jìn)FPGA中，就開始硬件測(cè)試了　　圖6　　說明：ledB1，ledB2代表加數(shù)個(gè)位和十位

79、顯示，ledC1，ledC2代表被加數(shù)個(gè)位和十位，ledS1，ledS2代表和的個(gè)位和十位。　　2、硬件實(shí)現(xiàn)照片　　圖7　　說明：1.從左到右，“05”顯示的是加數(shù)，“05”顯示的是被加數(shù)，“10”顯示的是和。加數(shù)和被加數(shù)通過下面的各4個(gè)

80、鍵輸入控制，并用指示燈是否點(diǎn)亮表示。　　2.左圖代表的是輸入進(jìn)位ci=0，右圖代表的是輸入進(jìn)位ci=1。　　六、設(shè)計(jì)總結(jié)　　1、設(shè)計(jì)過程中遇到的問題及解決方法　　》元件聲明及例化問題　　解決方

81、法：參考課本對(duì)其的解釋，并參照例子程序了解其具體應(yīng)用。　　》數(shù)據(jù)類型問題　　解決方法：回歸課本，忽視了運(yùn)算符兩邊的數(shù)據(jù)類型應(yīng)該一致。　　》引腳配置問題　　解決方法：根據(jù)實(shí)驗(yàn)系統(tǒng)的數(shù)碼管和按鍵個(gè)數(shù)和

82、程序，在輸入8位二進(jìn)制加數(shù)和被加數(shù)時(shí)，需要多加控制鍵，造成控制鍵不夠，需要以十六進(jìn)制輸入，1個(gè)按鍵輸入加數(shù)和被加數(shù)的四位二進(jìn)制。　　》源程序代碼復(fù)雜問題　　解決方法：分部分理解，編譯仿真。　　2、設(shè)計(jì)體會(huì)　　》根據(jù)設(shè)計(jì)題目，首先要考慮

83、其實(shí)現(xiàn)原理，由原理將設(shè)計(jì)內(nèi)容分為幾個(gè)部分。　　》分別設(shè)計(jì)各部分程序，并及時(shí)進(jìn)行編譯仿真，修改程序。　　》對(duì)實(shí)驗(yàn)箱有了更進(jìn)一步理解，特別是數(shù)碼管顯示方法和引腳配置問題。　　3、對(duì)設(shè)計(jì)的建議　　》考試時(shí)間安排不合理，給設(shè)計(jì)造成一定的緊張程

84、度，增加學(xué)生的心理壓力。　　》實(shí)驗(yàn)箱模式應(yīng)用不清楚，老師應(yīng)該多多講解。　　如：動(dòng)態(tài)掃描能否與其它模式混用七、設(shè)計(jì)生成的電路圖（見附圖）　　八、參考文獻(xiàn)　　1.橋廬峰，王志功，VHDL數(shù)字電路設(shè)計(jì)教程，2.11.11

眾賞文庫(kù)> 全部分類> 畢業(yè)設(shè)計(jì)

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