基于cpld的三相多波形函數發(fā)生器設計開題報告

1、<p>　　畢 業(yè) 設 計 開 題 報 告</p><p>　　基于CPLD的三相多波形函數發(fā)生器</p><p><b>　　系 別： </b></p><p><b>　　班 級： </b></p><p><b>　　學生姓名： </b></p

2、><p><b>　　指導教師： </b></p><p>　　20 年 月 日</p><p><b>　　畢業(yè)設計開題報告</b></p><p>　　基于CPLD的三相多波形函數發(fā)生器的設計</p><p><b>　　1 主要技術指標</

3、b></p><p>　　設計制作一個基于CPLD的三相多波形函數發(fā)生器，能輸出正弦波、三角波、方波等波形的信號源電路。</p><p>　　a.對正弦波信號的要求為：</p><p>　　信號頻率范圍：20Hz-20kHz之間可調，步長為10Hz；</p><p>　　頻率穩(wěn)定度：優(yōu)于1/10000；</p><p

4、>　　非線性失真系數≤3%。</p><p>　　b.對方波信號的要求是：</p><p>　　信號頻率范圍：20Hz-20kHz；</p><p>　　上升和下降時間<1µs；</p><p>　　c.對三角波信號的要求為：</p><p>　　信號頻率范圍：20Hz-20kHz之間可調。<

5、;/p><p>　　d.對以上三種頻率均要求：</p><p>　　產生的頻率都可以預置；</p><p>　　要求負載為600Ω時，輸出信號的幅值大于3V；</p><p>　　輸出的信號幅值能在100mv~3V的范圍內調整，步長為100mV。 </p><p>　　以上三種波形之間的相位差均為120°。<

6、;/p><p><b>　　2 工作思路</b></p><p>　　數字直接頻率合成(Direct Digital Synthesis)是20世紀60年代末出現的第三代頻率合成技術。該技術從相位概念出發(fā)，以時域采樣定理為基礎，在時域中進行頻率合成。DDS頻率轉換速度快，頻率分辨率高，并在頻率轉換時可保持相位的連續(xù)，因而易于實現多種調制功能。DDS是全數字化技術，其幅度、

7、相位、頻率均可實現程控，并可通過更換波形數據靈活實現任意波形。</p><p>　　數字直接頻率合成（DDS）是產生正弦波、方波、矩形波和三角波等比較理想的方法，可以通過軟件和硬件實現，即首先將構成波形的數據編程存入EPROM中，然后再利用累加器按照頻率要求相對應的相位增量作累加，再以累加器的相位值為地址碼，讀取存儲器中的波形數據，經過D/A變換和濾波后得到波形信號輸出。</p><p>

8、　　CPLD的內部結構首先由控制寄存器將外部控制器送入的數據轉換為頻率和幅度控制字；然后再由分頻器根據頻率控制字進行分頻并將輸出作為尋址計數器的時鐘；尋址計數器的尋址空間為360字節(jié)，由于尋址空間為360字節(jié)，故在輸出尋址數大于360時，須對360取模。通過模360加法器可以產生120°的相位差。模360加法器設計這個模塊是用來產生120°的相移，以形成三相相差為120°的輸出波形。</p>

9、<p>　　CPLD幅度控制字經D/A轉換輸出后，可作為查找表輸出DAC的參考電壓，</p><p>　　該參考電壓可通過改變幅度控制字來進行改變，從而改變輸出信號的幅度。 </p><p>　　控制寄存器的設計主要是將外部控制器輸入的數據轉換為頻率和幅度控制字。</p><p>　　分頻比可變的分頻器模塊的設計主要是根據頻率控制字決定分頻倍數，從而輸出與

10、頻率控制字相對應的頻率時鐘，此模塊的輸出可作為尋址計數器的時鐘。</p><p>　　尋址計數器主要用于產生對ROM尋址輸出波形數據的尋址信號，其尋址空間為360字節(jié)?？蓪OM中的查找表進行尋址，查找表ROM設計這個模塊主要用于存儲各種波形數據，以便通過尋址計數器尋址輸出并經D/A轉換來輸出各種波形，其中包括正弦波、三角波、方波以及鋸齒波。</p><p>　　此方案可以方便地輸出多種三

11、相波形，而且由于CPLD具有可編程重置特性，因而可以方便地改變控制方式或更換波形數據，而且簡單易行，易于系統(tǒng)升級，同時具有很高的性價比。</p><p>　　圖1 畢業(yè)設計流程圖</p><p>　　MAX+PLUSⅡ是第三代 CPLD/FPGA開發(fā)系統(tǒng)，它界面友好，使用方便；設計者無須精通器件內部的復雜結構；可以采用多種設計輸入方式建立設計項目。MAX+PLUSⅡ的在平臺的操作菜單十分便

12、于設計者運用這些模塊完成較復雜的設計；MAX+PLUSⅡ具有門級仿真器，可以進行功能仿真和時序仿真，能產生精確的仿真結果。VHDL語言是一種硬件描述語言，它的全稱為“超高速集成電路硬件描述語言”。VHDL中，被描述的電路或系統(tǒng)由實體和結構體兩個部分組成。實體說明部分描述該電路或系統(tǒng)的接口信息，結構體部分則描述該電路或系統(tǒng)的內部結構、數據流或動作行為的情況，用它適配于模塊的輸入/輸出，體現出實體端口的功能。實體和結構體相配合組成VHDL設

13、計文件。一個設計實體可以包含一個或多個結構體，用于描述設計實體的邏輯結構和邏輯功能。</p><p>　　基于CPLD和DDS技術的函數發(fā)生器可以實現信號波形的多樣化，而且方便可靠，簡單經濟，系統(tǒng)易于擴展，同時可大大提高輸出信號的帶寬。</p><p>　　以上介紹的是基于可編程邏輯器件CPLD和數字直接頻率合成技術（DDS）的三相多波形函數發(fā)生器的基本原理，也就是進行本次設計工作的工作思

14、路。</p><p>　　圖2 CPLD的基本設計工作流程</p><p>　　3 課題的準備情況及進度計劃</p><p>　　在課題的準備中，我查閱了圖書館的相關書籍并上網搜尋了相關資料，了解了許多關于DDS與CPLD方面的信息，使自己的對這一課題的認識得到了提高，同時對制作此函數發(fā)生器有了很大信心?，F在前期準備工作已基本完成。</p><p

15、>　　進度計劃：在06~07學年下學期第十周以前完成。</p><p><b>　　4主要參考文獻</b></p><p>　　[1]沈明山.EDA技術及可編程器件應用時訓[M].北京：科學出版社.2003</p><p>　　[2]付慧生.復雜可編程邏輯器件與應用設計[M] .北京：中國礦業(yè)大學出版社. 2003</p>

16、<p>　　[3]李國洪，沈明山.可編程器件EDA技術與實踐[M] .北京：機械工業(yè)出版社.2004</p><p>　　[4]陳賾.CPLD/FPGA與ASIC設計實踐教程[M] .北京：科學出版社.2004</p><p>　　[5]蔡明生.電子設計[M] .北京： 高等教育出版社.2003</p><p>　　[6]李東升.電子設計自動化與IC設計[

17、M] .北京：高等教育出版社.2004</p><p>　　[7]李洋.EDA技術實用教程[M] .北京：機械工業(yè)出版社.2005</p><p>　　[8]張秀娟，陳新華等.EDA設計與仿真實踐[M] .北京：機械工業(yè)出版社.2004</p><p>　　[9]尹常永.EDA技術與數字系統(tǒng)設計[M] .陜西：西安電子科技大學出版社.2003</p>

18、<p>　　[10]潭會生，張昌凡等.EDA技術與應用（第二版）[M].陜西：西安電子科技大學出版社.2004</p><p>　　[11]王祖強.電子實際自動化（EDA）技術實驗教程[M] .山東：山東大學出版社.2003</p><p>　　[12]朱正偉.EDA技術及應用[M] .北京：清華大學出版社.2004</p><p>　　[13]劉艷萍，高