eda課程設(shè)計(jì)--帶有整點(diǎn)報時的數(shù)字鐘設(shè)計(jì)與制作

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文檔簡介

1、　　目錄　　一、課程設(shè)計(jì)的性質(zhì)、目的和任務(wù)………………………………3　　二、課程設(shè)計(jì)基本要求……………………………………………3　　三、設(shè)計(jì)課題要求…………………………………………………3　　四、課程設(shè)計(jì)所需要儀器…

2、………………………………………4　　五、設(shè)計(jì)步驟………………………………………………………4　　1、整體設(shè)計(jì)框圖…………………………………………………4　　2、各個模塊的設(shè)計(jì)與仿真………………………………………4　　2.1分頻模塊………………………………………………………

3、……4　　2.2計(jì)數(shù)器模塊…………………………………………………………6　　2.3控制模塊…………………………………………………………10　　2.4數(shù)碼管分配………………………………………………………13　　2.5顯示模塊…………………………………………………………14&

4、lt;/p>　　2.6報時模塊…………………………………………………………16　　六、調(diào)試中遇到的問題及解決的方法……………………………18　　七、心得體會………………………………………………………18　　一、課程設(shè)計(jì)的性質(zhì)、目的和任務(wù)　　創(chuàng)新

5、精神和實(shí)踐能力二者之中，實(shí)踐能力是基礎(chǔ)和根本。這是由于創(chuàng)新基于實(shí)踐、源于實(shí)踐，實(shí)踐出真知，實(shí)踐檢驗(yàn)真理。實(shí)踐活動是創(chuàng)新的源泉，也是人才成長的必由之路。　　通過課程設(shè)計(jì)的鍛煉，要求學(xué)生掌握電路的一般設(shè)計(jì)方法，具備初步的獨(dú)立設(shè)計(jì)能力，提高綜合運(yùn)用所學(xué)的理論知識獨(dú)立分析和解決問題的能力，培養(yǎng)學(xué)生的創(chuàng)新精神。　　二、課程設(shè)計(jì)基本要求<

6、;p>　　掌握現(xiàn)代大規(guī)模集成數(shù)字邏輯電路的應(yīng)用設(shè)計(jì)方法，進(jìn)一步掌握電子儀器的正確使用方法，以及掌握利用計(jì)算機(jī)進(jìn)行電子設(shè)計(jì)自動化(EDA)的基本方法。　　三、設(shè)計(jì)課題要求　　（1）構(gòu)造一個24小時制的數(shù)字鐘。要求能顯示時、分、秒。　?。?）要求時、分、秒能各自獨(dú)立的進(jìn)行調(diào)

7、整。　?。?）能利用喇叭作整點(diǎn)報時。從59分50秒時開始報時，每隔一秒報時一秒，到達(dá)00分00秒時，整點(diǎn)報時。整點(diǎn)報時聲的頻率應(yīng)與其它的報時聲頻有明顯區(qū)別。　　#設(shè)計(jì)提示（僅供參考）：　?。?）對頻率輸入的考慮　　數(shù)字鐘內(nèi)所需的時鐘頻率有：基準(zhǔn)時鐘應(yīng)為周期一秒的標(biāo)準(zhǔn)信號。

8、報時頻率可選用1KHz和2KHz左右(兩種頻率相差八度音，即頻率相差一倍)。另外，為防止按鍵反跳、抖動，微動開關(guān)輸入應(yīng)采用寄存器輸入形式，其時鐘應(yīng)為幾十赫茲。　?。?）計(jì)時部分計(jì)數(shù)器設(shè)計(jì)的考慮　　分、秒計(jì)數(shù)器均為模60計(jì)數(shù)器。　　小時計(jì)數(shù)為模24計(jì)數(shù)器，同理可建一個24進(jìn)制計(jì)數(shù)器的模塊。&

9、lt;p>　?。?）校時設(shè)計(jì)的考慮　　數(shù)字鐘校準(zhǔn)有3個控制鍵：時校準(zhǔn)、分校準(zhǔn)和秒校準(zhǔn)。　　微動開關(guān)不工作，計(jì)數(shù)器正常工作。按下微動開關(guān)后，計(jì)數(shù)器以8Hz頻率連續(xù)計(jì)數(shù)(若只按一下，則計(jì)數(shù)器增加一位)，可調(diào)用元件庫中的邏輯門建一個控制按鍵的模塊，即建立開關(guān)去抖動電路(見書70頁)。　?。?）報時設(shè)計(jì)的考慮<

10、;/p>　　可以將高頻時鐘分頻得到約2KHz和1KHz的音頻，作為數(shù)字鐘的報時頻率。當(dāng)電子鐘顯示XX：59：50時，數(shù)字鐘開始報時“DO"，持續(xù)一秒，而且每隔一秒報一下，直至顯示XX：00：00時報“DI"，持續(xù)一秒后停止。最后輸出至喇叭。應(yīng)調(diào)用元件庫中的邏輯門建一個控制報時的模塊。　?。?）建一個七段譯碼的模塊<p&

11、gt;　　因在系統(tǒng)可編程器件實(shí)驗(yàn)箱上的數(shù)碼管沒有經(jīng)過譯碼，故要用AHDL語言寫一個七段譯碼的模塊，且應(yīng)考慮數(shù)碼管為共陽極。數(shù)碼管上的點(diǎn)(D2、D4、D6)應(yīng)置Vcc。　　四、課程設(shè)計(jì)所需要儀器　　1、計(jì)算機(jī)一臺　　2、quartusⅡ軟件<p&g

12、t;　　3、FPGA開發(fā)板　　五、設(shè)計(jì)步驟　　1、模塊介紹　　分頻模塊：產(chǎn)生1Hz、1KHz、2KHz頻率　　計(jì)數(shù)器模塊：生成60進(jìn)制、24進(jìn)制計(jì)數(shù)器<

13、/p>　　控制模塊：按鍵控制、按鍵消抖　　顯示模塊：7段數(shù)碼管顯示器，分別顯示小時、分鐘、秒　　報時模塊：進(jìn)行整點(diǎn)報時　　2、各個模塊的設(shè)計(jì)與仿真　　2.1分頻模塊

14、　　CLK晶振頻率50MHZ，分成2KHZ,1KHZ,1HZ的信號。基準(zhǔn)1HZ信號作為時鐘計(jì)時的秒計(jì)數(shù)時鐘信號；分頻的1KHZ,2KHZ信號用于報時電路的不同聲訊。　　程序代碼：　　library ieee;　　use ieee.std_logic_1164.all;<

15、/p>　　entity fre is　　port(　　clk ,sel: in std_logic;　　clk1hz,clk1khz,clk2khz:out std_logic);　　en

16、d fre;　　architecture beh of fre is　　signal data1khz,data2khz,data1hz : std_logic := '0';　　begin　　cl

17、k1hz <= data1hz;　　clk1khz <= data1khz;　　clk2khz <= data2khz;　　clk1khz_pro : process(clk) --產(chǎn)生1khz信號　　v

18、ariable cnt : integer range 0 to 24999;　　begin 　　if clk'event and clk='1' then 　　if cnt = 24999 then 　　cn

19、t := 0 ; data1khz <= not data1khz;　　else 　　cnt := cnt + 1;　　end if;　　end if;

20、　　end process clk1khz_pro;　　clk2khz_pro : process(clk) --產(chǎn)生2khz信號　　variable cnt : integer range 0 to 12499;<

21、;b>　　begin 　　if clk'event and clk='1' then 　　if cnt = 12499 then 　　cnt := 0 ; data2khz <= not data2khz;<b

22、>　　else 　　cnt := cnt + 1;　　end if;　　end if;　　end process clk2khz_pro;<

23、p>　　clk1hz_pro : process(data1khz) --產(chǎn)生1hz 信號　　variable cnt : integer range 0 to 499;　　begin　　if data1khz'eve

24、nt and data1khz='1' then　　if sel='0' then cnt:=0;　　else if cnt = 499 then　　cnt := 0 ;data1hz <= not data1hz ;

25、;　　else　　cnt := cnt + 1;　　end if;　　end if;　　end if;<p

26、>　　end process clk1hz_pro;　　end beh;　　輸入模塊電路圖：　　2.2計(jì)數(shù)器模塊　　由秒計(jì)數(shù)器，分計(jì)數(shù)器，時計(jì)數(shù)器組成了

27、最基本的數(shù)字鐘計(jì)時電路，兩個六十進(jìn)制計(jì)數(shù)器與二十四進(jìn)制計(jì)數(shù)器組合構(gòu)成。　　程序代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.

28、all;　　use IEEE.STD_LOGIC_ARITH.ALL;　　entity shuzizhong is　　port(　　clk_change : in std_logic;　　s_

29、en,m_en,h_en:in std_logic;　　sel:in std_logic;　　secout,minout,hourout :out std_logic;　　sl,sh,ml,mh,hl,hh:out std_logic_vector(3 downto 0);

30、;　　a:out std_logic_vector(15downto 0)　　);　　end shuzizhong;　　architecture behav of shuzizhong is　　signal low_rega,high

31、_rega,low_regb,high_regb,low_regc,high_regc :std_logic_vector(3 downto 0):="0000";　　signal sout,mout,hout :std_logic :='0';　　begin

32、　　--秒的60進(jìn)制進(jìn)制 　　counter_sec_l : process(clk_change,s_en)　　begin　　sl<=lo

33、w_rega;sh<=high_rega;ml<=low_regb;mh<=high_regb;hl<=low_regc;hh<=high_regc;　　if clk_change'event and clk_change='1' then　　if s_en='1' then <

34、/p>　　if low_rega="1001" then　　low_rega <= "0000";　　else 　　low_rega <= low_rega+'1';</

35、p>　　end if;　　end if;　　end if;　　end process counter_sec_l;　　counte

36、r_sec_h : process(clk_change,s_en,low_rega)　　begin　　if clk_change'event and clk_change='1' then　　if s_en='1' then</

37、p>　　if low_rega="1001" then 　　if high_rega ="0101"then　　high_rega <= "0000";　　else

38、;　　high_rega <= high_rega+'1';　　end if;　　end if;　　end if;

39、　　end if;　　end process counter_sec_h;　　sout <= '1' when low_rega="1001" and high_rega="0101" else '0'; <p

40、>　　----分鐘的60進(jìn)制設(shè)置　　counter_min_l : process(clk_change,m_en)　　begin　　if clk_change'event and clk_change='1' then&

41、lt;p>　　if m_en='1' then　　if sout='1'or sel='0' then 　　if low_regb="1001" then　　low_regb <= "0000";

42、;　　else 　　low_regb <= low_regb+'1';　　end if;　　end if;&l

43、t;b>　　end if;　　end if;　　end process counter_min_l;　　counter_min_h : process(clk_change,m_en,low_regb)<

44、;b>　　begin　　if clk_change'event and clk_change='1' then　　if sout='1'or sel='0' then　　if m_en='1' then</p&

45、gt;　　if low_regb="1001" then　　if high_regb ="0101"then　　high_regb <= "0000";　　else

46、　　high_regb <= high_regb+'1';　　end if;　　end if;　　end if;&l

47、t;b>　　end if;　　end if;　　end process counter_min_h;　　mout <= '1' when low_regb="1001" and high_regb="

48、;0101"and sout='1' else '0'; 　　--小時的24進(jìn)制設(shè)置　　counter_hour_l : process(clk_change,h_en)　　begin　　if

49、 clk_change'event and clk_change='1' then　　if h_en='1' then　　if mout='1'or sel='0' then 　　if low_regc="1001"or

50、hout='1' then　　low_regc <= "0000";　　else 　　low_regc <= low_regc+'1';　　end

51、if;　　end if;　　end if;　　end if;　　end process counter_hour_l;

52、　　counter_hour_h : process(clk_change,h_en,hout)　　begin　　if clk_change'event and clk_change='1' then　　if mout='

53、1'or sel='0' then　　if h_en='1' then　　if hout='1' then　　high_regc<="0000"; 　　else if low_regc=&q

54、uot;1001" then　　high_regc <= high_regc+'1';　　end if;　　end if;　　end if;<

55、;/b>　　end if;　　end if;　　end process counter_hour_h;　　hout <= '1' when low_regc="

56、;0011" and high_regc="0010" else '0';　　secout<=sout;minout<=mout;hourout<=hout;　　a<=high_regb&low_regb&high_rega&low_rega ;</p&g

57、t;　　end behav;　　輸入模塊電路圖：　　2.3控制模塊　　分五個狀態(tài)0狀態(tài)正常計(jì)時，按下按鍵進(jìn)入下一狀態(tài)開始調(diào)時模式1，按下按鍵進(jìn)入調(diào)秒模式2，按下按鍵進(jìn)入調(diào)分模式3，按下按鍵進(jìn)入調(diào)小時模式4.按下按鍵恢

58、復(fù)正常計(jì)時模式。　　程序代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

59、entity key_press is　　port( set ,mode: in std_logic;　　clk1khz,clk1hz: in std_logic;　　secout,minout: in std_logic;　　clk_change,clk2hz_en

60、:out std_logic ;　　sel,s_ce,m_ce,h_ce:out std_logic;　　s_en,m_en,h_en:out std_logic );　　end key_press;　　architecture beh of key_press i

61、s　　signal key1,key2:std_logic;　　signal sce_reg, mce_reg ,hce_reg:std_logic ;　　signal ssl,ssen,mmen,hhen:std_logic;　　signal con : integ

62、er range 0 to 4 :=0;　　--按鍵按下（延時）　　begin 　　key_press2 : process(set,clk1khz)　　variable cnt :integer range 0 to 999;<

63、;/p>　　begin 　　if set='0' then　　if clk1khz'event and clk1khz='1'then　　if cnt=50 and set='0' then&

64、lt;/p>　　cnt :=cnt+1; key2 <= '1';　　else cnt:=cnt+1;key2 <= '0';　　end if;　　end if;&l

65、t;/p>　　else 　　cnt:=0; key2<='0';　　end if;　　end process key_press2; 　　key_

66、press1 : process(mode,clk1khz)　　variable cnt :integer range 0 to 999;　　begin 　　if mode='0' then　　if clk1khz&#

67、39;event and clk1khz='1'then　　if cnt=50 and mode='0' then　　cnt :=cnt+1; key1 <= '1';　　else cnt:=cnt+1;key1 <= '0';</

68、p>　　end if;　　end if;　　else 　　cnt:=0; key1<='0';<b&g

69、t;　　end if;　　end process key_press1;　　count : process(key1,key2) 　　begin 　　if key1'event and key1='

70、;1' then　　if con=4 then　　con<=0;　　else 　　con<=con+1;　　end

71、if;　　end if;　　end process count;　　con_pro : process(con)　　begin　　ca

72、se con is　　when 0 => ssl<='1';　　sce_reg <= '0';ssen <='1';　　mce_reg <= '0';mmen <='1';&

73、lt;p>　　hce_reg <= '0';hhen <='1';　　clk2hz_en <='0';　　when 1 => ssl<='0';　　sce_reg <= '0';ssen &l

74、t;='1';　　mce_reg <= '0';mmen <='1';　　hce_reg <= '0';hhen <='1';　　clk2hz_en <='1';&

75、lt;p>　　when 2 => ssl<='0';　　sce_reg <= '1';ssen <='1';　　mce_reg <= '0';mmen <='0';　　hce_reg <

76、= '0';hhen <='0';　　clk2hz_en <='1';　　when 3 => ssl<='0';　　sce_reg <= '0';ssen <='0';</p&

77、gt;　　mce_reg <= '1';mmen <='1';　　hce_reg <= '0';hhen <='0';　　clk2hz_en <='1';　　when 4 =>

78、 ssl<='0';　　sce_reg <= '0';ssen <='0';　　mce_reg <= '0';mmen <='0';　　hce_reg <= '1';hhen <

79、;='1';　　clk2hz_en <='1';　　when others => ssl<='0';　　sce_reg <= '0';ssen <='1';　　m

80、ce_reg <= '0';mmen <='1';　　hce_reg <= '0';hhen <='1';　　clk2hz_en <='0';　　end case;&

81、lt;/p>　　end process con_pro;　　sel_pro : process(ssl)　　begin 　　case ssl is　　when '0'=> s_ce&l

82、t;=sce_reg;　　m_ce<=mce_reg;　　h_ce<=hce_reg;　　clk_change<=key2;　　when '1'=> s_ce<=ssen;　　m_ce

83、<=mmen;　　h_ce<=hhen;　　clk_change<=clk1hz;　　when others=> s_ce<=ssen;　　m_ce<=secout;　　h_ce<=min

84、out;　　clk_change<=clk1hz;　　end case;　　end process sel_pro;　　sel<=ssl;s_en<=ssen;m_en<=mmen;h_en<=hhen;

85、　　end beh;　　輸入模塊電路圖：　　2.4數(shù)碼管分配　　程序代碼：

86、library ieee;　　use ieee.std_logic_1164.all;　　entity display is　　port(　　datain : in std_logic_vector(3 downto 0);<

87、/p>　　dataout : out std_logic_vector(7 downto 0));　　end display;　　architecture duan of display is　　begin

88、　　process(datain)　　begin　　case datain is　　when "0000" => dataout <="11000000"; --dp,g,f,e,d,c,b,a<

89、;p>　　when "0001" => dataout <="11111001";　　when "0010" => dataout <="10100100";　　when "0011" => dataout <=&

90、quot;10110000";　　when "0100" => dataout <="10011001";　　when "0101" => dataout <="10010010";　　when &q

91、uot;0110" => dataout <="10000010";　　when "0111" => dataout <="11111000";　　when "1000" => dataout <="10000000&q

92、uot;;　　when "1001" => dataout <="10010000";　　when "1010" => dataout <="10111111";　　when "1011"

93、=> dataout <="10000011";　　when "1100" => dataout <="10100111";　　when "1101" => dataout <="10100001";

94、　　when "1110" => dataout <="10000110";　　when "1111" => dataout <="10001110";　　when others => null;&l

95、t;p>　　end case;　　end process;　　end ;　　輸入模塊電路圖：　　2.5顯示模塊&l

96、t;/p>　　使用七段數(shù)碼管顯示小時、分鐘與秒　　程序代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　entity scan is

97、　　port(　　clk1khz : in std_logic;　　sl,sh,ml,mh,hl,hh : in std_logic_vector(3 downto 0);　　clk2hz_en : in std_logi

98、c;　　s_ce,m_ce,h_ce : in std_logic;　　en_out : out std_logic_vector(7 downto 0);　　dataout : out std_logic_vector(3 downto 0));

99、;　　end scan;　　architecture beh of scan is　　signal cnt : integer range 0 to 7;　　signal en

100、 : std_logic_vector(7 downto 0);　　signal clk2hz : std_logic; 　　signal h_ce_reg,m_ce_reg,s_ce_reg : std_logic;　　begin<

101、/b>　　h_ce_reg <= not h_ce;　　m_ce_reg <= not m_ce;　　s_ce_reg <= not s_ce;　　cnt_pro : process(clk1khz)<

102、;b>　　begin　　if clk1khz'event and clk1khz='1' then　　if cnt = 7 then　　cnt <= 0;　　e

103、lse 　　cnt <= cnt + 1;　　end if;　　end if;　　end process cnt_pro;　　c

104、lk2hz_pro :process(clk1khz)　　variable c : integer range 0 to 499 := 0;　　begin　　if clk1khz'event and clk1khz='1' then

105、　　if clk2hz_en ='1' then　　if c =499 then　　c := 0 ; clk2hz <= not clk2hz;　　else 　　c := c + 1;<

106、;/p>　　end if;　　else　　clk2hz <= '0';　　end if;

107、　end if;　　end process clk2hz_pro;　　scan_pro : process(cnt,sl,sh,ml,mh,hl,hh)　　begin　　case cnt is

108、　　when 0 => dataout <= sl;en <= "11111110";　　when 1 => dataout <= sh;en <= "11111101";　　when 2 => dataout <= ml;en <= &qu

109、ot;11110111";　　when 3 => dataout <= mh;en <= "11101111";　　when 4 => dataout <= hl;en <= "10111111";　　when 5 =>

110、dataout <= hh;en <= "01111111";　　when 6 => dataout <= "1010";en <= "11111011";　　when 7 => dataout <= "1010";en <=

111、"11011111"; 　　when others => null;　　end case;　　end process scan_pro;　　en_out <= en or ((clk2hz &

112、clk2hz) or (h_ce_reg & h_ce_reg)) & clk2hz & ((clk2hz & clk2hz) or (m_ce_reg & m_ce_reg)) & clk2hz & ((clk2hz & clk2hz) or (s_ce_reg & s_ce_reg));　　end be

113、h;　　輸入模塊電路圖：　　2.6報時模塊　　利用蜂鳴器進(jìn)行整點(diǎn)報時　　程序代碼：　　libra

114、ry ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use IEEE.STD_LOGIC_ARITH.ALL;　　--整點(diǎn)報時</p

115、>　　entity baoshi is　　port(　　clk1khz,clk2khz : in std_logic;　　a:in std_logic_vector(15 downto 0);　　sel:i

116、n std_logic;　　bell:out std_logic);　　end baoshi;　　architecture zhong of baoshi is　　signal c1,ring:std_logic;

117、 　　begin　　ring_bell :process(clk1khz,clk2khz)　　begin 　　case a is

118、　when "0101100101010000" => c1<=clk1khz;　　when "0101100101010010" => c1<=clk1khz;　　when "0101100101010100" => c1<=clk1khz;</p&g

119、t;　　when "0101100101010110" => c1<=clk1khz;　　when "0101100101011000" => c1<=clk1khz;　　when "0000000000000000" => c1<=cl

120、k2khz;　　when "0011000000000000" => c1<=clk2khz;　　when others => c1<='0';　　end case;　　en

121、d process ring_bell; 　　bs: process(c1) 　　begin　　if sel='1' then　　if c1='1' then<p&g

122、t;　　ring<='0';　　else ring<='1';　　end if;　　end if; 　　end process bs;

123、　　bell<=ring; 　　end zhong; 　　輸入模塊電路圖：　　整體模塊電路圖　　六、調(diào)試中遇到的問題及解決的方法

124、：　　1、編程時，經(jīng)常導(dǎo)致語法錯誤，如：“；”沒有寫上，變量類型沒有預(yù)先標(biāo)明，前后變量名字由于缺少一個或多一個字母而導(dǎo)致出錯。　　解決辦法：對照錯誤，認(rèn)真檢查程序，看哪個地方的標(biāo)點(diǎn)，變量沒有寫上或標(biāo)明。2、進(jìn)行編譯或波形仿真時，經(jīng)常得到的不是預(yù)想中的結(jié)果。　　解決辦法：將需要編譯或進(jìn)行仿真的實(shí)體文件置頂，經(jīng)檢錯無

125、誤后，進(jìn)行波形仿真，在仿真之前需要合理設(shè)置仿真結(jié)束時間和信號周期。　　3、在控制時間的顯示的時候，由于變量太多多發(fā)現(xiàn)不能完全的控制住變量，導(dǎo)致顯示的時候出現(xiàn)了亂碼，數(shù)碼管顯示不正常　　解決辦法：減少變量，仔細(xì)推敲，合理命名。　　七、心得體會<p&

126、gt;　　一個多星期的課程設(shè)計(jì)讓我受益匪淺，也讓我真正明白理論與實(shí)踐相結(jié)合的重要性。通過具體實(shí)踐才能讓自己清楚哪些知識已經(jīng)掌握，哪些知識仍需鞏固加強(qiáng)。與此同時，我也對EDA以及VHDL語言有了進(jìn)一步了解，對于其結(jié)構(gòu)、語法、功能等認(rèn)識不少。當(dāng)然，我目前所做的還僅僅只是一些基本操作，要想真正將其融會貫通還需要今后更多的學(xué)習(xí)與實(shí)踐。　　雖然只是一個小設(shè)計(jì)，我卻也從中學(xué)到了不少設(shè)計(jì)流程和一些相關(guān)問題。設(shè)

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