課程設(shè)計——汽車尾燈控制器的設(shè)計

1、<p>　　成績： 分</p><p><b>　　××××系</b></p><p>　　課 程 設(shè) 計 報 告 書</p><p>　　日期：2010年7月5日</p><p>　　摘要：本設(shè)計根據(jù)計算機(jī)中狀態(tài)機(jī)原理，利用VHDL設(shè)計汽車尾燈控制器的各個模塊

2、，并使用EDA 工具對各模塊進(jìn)行仿真驗證。汽車尾燈控制器的設(shè)計分為4個模塊：時鐘分頻模塊、汽車尾燈主控模塊、左邊燈控制模塊和右邊燈控制模塊。把各個模塊整合后就形成了汽車尾燈控制器。通過輸入系統(tǒng)時鐘信號和相關(guān)的汽車控制信號，汽車尾燈將正確顯示當(dāng)前汽車的控制狀態(tài)。</p><p>　　關(guān)鍵字：時鐘信號，EDA工具，狀態(tài)機(jī)</p><p>　　Abstract: This design is a

3、ccording to the computer state machine theory, using VHDL taillight design the various parts of the controller and use the EDA tools for simulation of each module.Car taillight controller design is divided into four modu

4、les: the clock frequency module, the taillight major control module, left lamp control module and right lamp control module.Each module after the formation of a car taillight integrated controller.Through the input syste

5、m clock signal and the signal rela</p><p>　　Key words: The clock signal, EDA tools, the computer state machine theory</p><p><b>　　目 錄</b></p><p>　　1. 總體設(shè)計方案……………………

6、…………………………………………………1</p><p>　　2. 單元模塊設(shè)計………………………………………………………………………2</p><p>　　2.1 汽車尾燈控制器各組成模塊……………………………………………………2</p><p>　　2.2 汽車尾燈控制器設(shè)計……………………………………………………………2</p><p

7、>　　2.2.1 時鐘分頻模塊……………………………………………………………2</p><p>　　2.2.2 汽車尾燈主控模塊………………………………………………………4</p><p>　　2.2.3 左邊燈控制模塊…………………………………………………………5</p><p>　　2.2.4 右邊燈控制模塊……………………………………………………

8、……5</p><p>　　系統(tǒng)仿真與調(diào)試…………………………………………………………6</p><p>　　3.1 分頻模塊仿真及分析……………………………………………………………6</p><p>　　3.2 汽車尾燈主控模塊仿真及分析…………………………………………………8</p><p>　　3.3 左邊燈控制模塊仿真及分析……

9、………………………………………………9</p><p>　　3.4 右邊燈控制模塊仿真及分析……………………………………………………10</p><p>　　3.5 整個系統(tǒng)仿真及分析……………………………………………………………11</p><p>　　4. 設(shè)計總結(jié)…………………………………………………………………13</p><p&g

10、t;　　5. 參考文獻(xiàn)…………………………………………………………………14</p><p>　　6. 附錄………………………………………………………………………15</p><p><b>　　前言</b></p><p>　　EDA是電子設(shè)計自動化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從

11、計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。</p><p>　　當(dāng)今社會生活節(jié)奏快，交通越來越擁擠，安全問題日益突出

12、，在這種情況下汽車尾燈控制器的設(shè)計成為解決交通安全問題一種好的途徑。在本課程設(shè)計根據(jù)狀態(tài)機(jī)原理實現(xiàn)了汽車尾燈常用控制。</p><p>　　利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計，具有以下幾個特點：① 用軟件的方式設(shè)計硬件；② 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；③ 設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真；④ 系統(tǒng)可現(xiàn)場編程，在線升級；⑤ 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。

13、因此，EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。</p><p>　　本次設(shè)計的目的就是通過實踐深入理解計算機(jī)組成原理，了解EDA技術(shù)并掌握VHDL硬件描述語言的設(shè)計方法和思想。以計算機(jī)組成原理為指導(dǎo)，通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計知識理論聯(lián)系實際，掌握所學(xué)的課程知識和基本單元電路的綜合設(shè)計應(yīng)用。通過對實用汽車尾燈控制器的設(shè)計，鞏固和綜合運用所學(xué)知識，提高IC設(shè)計能力，提高分析、解決計算機(jī)技術(shù)實際問題的獨立工

14、作能力。</p><p><b>　　總體設(shè)計方案</b></p><p>　　圖1 系統(tǒng)整體設(shè)計原理圖</p><p>　　系統(tǒng)的整體組裝設(shè)計原理如圖1所示，其中分為4個模塊：時鐘分頻模塊、汽車尾燈主控模塊、左邊燈控制模塊和右邊燈控制模塊。SZ為時鐘分頻模塊，它將CLK時鐘進(jìn)行分頻而得到CP信號。CTRL為汽車尾燈主控模塊，它的輸入端口為汽

15、車左轉(zhuǎn)、右轉(zhuǎn)、剎車、夜間行駛的狀態(tài)信號，接收汽車行駛狀態(tài)。LC和RC分別為左邊燈控制模塊和右邊燈控制模塊，與兩個與門相連。最后和輸出端口及LED燈（LD1、LD2、LD3、RD1、RD2、RD3）相連。</p><p>　　當(dāng)汽車正常行駛時所有指示燈都不亮；當(dāng)汽車向右轉(zhuǎn)彎時，汽車右側(cè)的指示燈RD1亮；當(dāng)汽車向左側(cè)轉(zhuǎn)彎時，汽車左側(cè)的指示燈LD1亮；當(dāng)汽車剎車時，汽車右側(cè)的指示燈RD2和汽車左側(cè)的指示燈LD2同時亮；

16、當(dāng)汽車在夜間行駛時，汽車右側(cè)的指示燈RD3和汽車左側(cè)的指示燈LD3同時一直亮。通過設(shè)置系統(tǒng)的輸入信號、系統(tǒng)時鐘信號CLK、汽車左轉(zhuǎn)彎控制信號LEFT、汽車右轉(zhuǎn)彎控制信號RIGHT、剎車信號BRAKE、夜間行駛信號NIGHT和系統(tǒng)的輸出信號，汽車左側(cè)3盞指示燈LD1、LD2、LD3和汽車右側(cè)3盞指示燈RD1、RD2、RD3實現(xiàn)以上功能。汽車尾燈和汽車運行狀態(tài)如表1所示:</p><p>　　表1 汽車尾燈和汽車運

17、行狀態(tài)</p><p><b>　　2.單元模塊設(shè)計</b></p><p>　　2.1汽車尾燈控制器各組成模塊</p><p>　　實現(xiàn)的主要功能是通過開關(guān)控制從而實現(xiàn)汽車尾燈的點亮方式。汽車尾燈控制器有4個模塊組成，分別為：時鐘分頻模塊、汽車尾燈主控模塊、左邊燈控制模塊和右邊燈控制模塊，以下介紹利用Quartus II軟件對各個模塊的詳細(xì)設(shè)

18、計。</p><p>　　2.2汽車尾燈控制器設(shè)計</p><p>　　2.2.1 時鐘分頻模塊</p><p>　　首先建立自己的工程目錄，然后利用Quartus II軟件中的New Project Wizard</p><p>　　工具選項創(chuàng)建模塊的設(shè)計工程（如圖2所示）。</p><p>　　圖2 利用New

19、Project Wizard創(chuàng)建工程SZ</p><p>　　然后在NEW窗口中的Device Design Files中選擇VHDL Files。在VHDL文本編譯窗口中輸入SZ模塊VHDL程序（如圖3所示）。</p><p>　　圖3 選擇編輯文件語言類型，輸入源程序</p><p>　　在源程序輸入完成后，啟動全程編譯，編譯過程中工程管理窗口下方的Proce

20、ssing欄中的信息中會出現(xiàn)文件的錯誤和警告的個數(shù)及信息，雙擊錯誤條文，即彈出對應(yīng)的VHDL文件錯誤處以便修改（如圖4所示）。</p><p>　　圖4 全程編譯后出現(xiàn)的錯誤信息</p><p>　　在編譯完成未出現(xiàn)錯誤時，這時對此SZ模塊進(jìn)行打包，生成可調(diào)用元件，以便在頂層文件中使用。選擇菜單File→Create/Update→Create AHDL Include Files fo

21、r Current File項（如圖5所示）。</p><p>　　圖5 打包底層元件</p><p>　　這樣SZ模塊就建立完成。整個SZ時鐘分頻模塊如圖6所示：</p><p>　　圖6 時鐘分頻模塊工作框圖</p><p>　　時鐘分頻模塊由VHDL程序（見附錄）來實現(xiàn)，CLK為輸入端口受系統(tǒng)時鐘信號的控制，CP為輸出端口由輸入端口控

22、制其電平。當(dāng)CP為高電平且左邊燈控制模塊LEDL端口電平為高時，左邊燈狀態(tài)才能為亮，同理右邊燈的狀態(tài)是端口CP與LEDR的電平同時為高時才亮。</p><p>　　2.2.2 汽車尾燈主控模塊</p><p>　　參照2.2.1的鐘分頻模塊的設(shè)計流程，對CTRL汽車尾燈主控模塊進(jìn)行設(shè)計，</p><p>　　汽車尾燈主控模塊工作框圖，如圖7所示：</p>

23、<p>　　圖7 主控模塊工作框圖</p><p>　　汽車尾燈主控模塊是汽車尾燈的核心模塊（VHDL程序見附錄），其中LEFT、RIGHT、BRAKE、NIGHT為輸入端口，LP、RP、LR、BRAKE_LED、NIGHT_LED是輸出端口。當(dāng)按下剎車按鈕時BRAKE的高電平賦值給BRAKE_LED，由此再控制左右兩個模塊的尾燈亮滅狀態(tài)。當(dāng)操作人員在夜間行駛時可按下NIGHT按鈕，同理NIGHT輸

24、入口將高電平賦值給NIGHT_LED,由NIGHT_LED輸出口再控制左右兩模塊的夜燈亮滅情況。</p><p>　　2.2.3 左邊燈控制模塊</p><p>　　參照2.2.1的鐘分頻模塊的設(shè)計流程，對LC左邊燈控制模塊進(jìn)行設(shè)計。</p><p>　　左邊燈控制模塊的工作框圖如圖8所示：</p><p>　　圖8 左邊燈控制模塊的工作框圖

25、</p><p>　　左邊燈控制模塊（VHDL程序見附錄），輸入端口為CLK、LP、LR、BRAKE、NIGHT如上圖所示，LEDL、LEDB、LEDN為輸出端口，CLK端口由時鐘信號控制，BRAKE與NIGHT端口都由主控模塊控制（已在上述主模塊中介紹），當(dāng)LR為低電平同時LP為高電平時，LEDL端口為高電平，此時若時鐘頻率輸出端口CP的電平為高則燈亮（在時鐘頻率模塊中已介紹）。</p><

26、p>　　2.2.4 右邊燈控制模塊</p><p>　　參照2.2.1的鐘分頻模塊的設(shè)計流程，對RC左邊燈控制模塊進(jìn)行設(shè)計。</p><p>　　右邊燈控制模塊的工作框圖如圖9所示：</p><p>　　圖9 右邊燈控制模塊的工作框圖</p><p>　　右邊燈控制模塊（VHDL程序見附錄），輸入端口為CLK、RP、LR、BRAKE、N

27、IGHT與左邊燈控制模塊類似，LEDL、LEDB、LEDN為輸出端口，CLK端口由時鐘信號控制，BRAKE與NIGHT端口都由主控模塊控制（已在上述主模塊中介紹），當(dāng)LR為低電平同時RP為高電平時，輸出端口LEDR為高電平。</p><p><b>　　3.系統(tǒng)仿真與調(diào)試</b></p><p>　　3.1分頻模塊仿真及分析</p><p>　

28、　對工程編譯通過后，必須對其功能和時序性質(zhì)進(jìn)行仿真測試，測試設(shè)計是否滿足要求。SZ文件的仿真流程如下。</p><p>　　打開波形編譯器，選擇菜單File中的New項，在New窗口中選擇Other Files中的Vector Waveform File,單擊OK按鈕，即出現(xiàn)空白的波形編輯器（如圖10所示）。</p><p>　　圖10 選擇編輯矢量波形文件及波形編輯器</p>

29、<p>　　設(shè)置仿真時間區(qū)域，這里設(shè)置的時間范圍在數(shù)十微妙間。在Edit菜單中選擇End Time項，在彈出的窗口中的Time欄處輸入50，單位選為“us”,整個仿真域的時間即設(shè)定為50us，單擊OK完成設(shè)置（如圖11所示）。</p><p>　　圖11 設(shè)置仿真時間長度</p><p>　　將工程SZ的端口信號名選入波形編輯器中，選擇View菜單中Utility Windo

30、ws項的Node Finder選項。彈出端口選擇對話框，在Filter框中選Pins:all,然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)設(shè)計中的SZ工程的所有端口引腳名，點擊“＞”全部加載(如圖12所示)。</p><p>　　圖12 向波形編輯器拖入信號節(jié)點</p><p>　　編輯輸入時鐘激勵信號CLK，單擊時鐘信號名CLK，使之變成藍(lán)色條，再單擊左列的時鐘設(shè)置

31、鍵，在Clock窗口中設(shè)置CLK的時鐘周期為50ns,占空比默認(rèn)50。然后編譯（如圖13所示）。</p><p>　　圖13 設(shè)置時鐘CLK的周期</p><p>　　在仿真文件編譯無錯誤的情況下，運行仿真文件，得到仿真波形（如圖14所示）。</p><p>　　圖14 分頻模塊仿真圖</p><p>　　對其仿真圖進(jìn)行仿真分析，如圖所示,首

32、先生成一個600ns的時鐘脈沖，通過時鐘分頻把600ns的脈沖分成一個40ns的脈沖，實現(xiàn)了信號同步。</p><p>　　3.2汽車尾燈主控模塊仿真及分析</p><p>　　參照3.1中SZ文件的仿真流程對CTRL汽車尾燈主控模塊進(jìn)行仿真，在將端口信號選入編輯器后，對RIGHT、NIGHT、LEFT、BRAKE信號進(jìn)行設(shè)置。點選個別信號設(shè)置區(qū)域選擇高電平，如圖15對RIGHT、NIGH

33、T、LEFT、BRAKE信號進(jìn)行設(shè)置。</p><p>　　設(shè)置完成后對仿真文件進(jìn)行編譯。</p><p>　　圖15 對RIGHT、NIGHT、LEFT、BRAKE信號進(jìn)行設(shè)置</p><p>　　在仿真文件編譯無錯誤的情況下，運行仿真文件，得到仿真波形（如圖16所示）。</p><p>　　圖16 主控模塊時序仿真圖</p>

34、<p>　　對時序仿真圖進(jìn)行分析，RIGHT、LEFT、NIGHT、BRAKE 為輸入信號，RIGHT為1表示右轉(zhuǎn)，LEFT為1表示左轉(zhuǎn)，NIGHT為1表示夜間行路，BRAKE為1表示剎車。RP、LP、NIGHT_LED、BRAKE_LED為輸出信號。如圖上所示，當(dāng)RIGHT為1時，產(chǎn)生一個RP為1的信號脈沖輸出，當(dāng)LEFT為1時，產(chǎn)生一個LP為1的信號脈沖輸出，當(dāng)NIGHT為1時，產(chǎn)生一個NIGHT_LED為1的信號脈沖輸

35、出。當(dāng)BRAKE為1時，產(chǎn)生一個BRAKE_LED為1的信號脈沖輸出。</p><p>　　3.3左邊燈控制模塊仿真及分析</p><p>　　參照3.1中SZ文件的仿真流程對LC汽車尾燈主控模塊進(jìn)行仿真，在將端口信號選入編輯器后，對CLK周期進(jìn)行設(shè)置。對LP、NIGHT、LR、BRAKE信號進(jìn)行設(shè)置。點選個別信號設(shè)置區(qū)域選擇高電平，如圖17對LP、NIGHT、LR、BRAKE信號進(jìn)行設(shè)置

36、。</p><p>　　圖17 對LP、NIGHT、LR、BRAKE信號進(jìn)行設(shè)置</p><p>　　在仿真文件編譯無錯誤的情況下，運行仿真文件，得到仿真波形（如圖18所示）。</p><p>　　圖18左邊燈控制模塊時序仿真圖</p><p>　　對時序仿真圖進(jìn)行分析，LP、LR、NIGHT、BRAKE 為輸入信號，LP為1表示左轉(zhuǎn)，LR為

37、1表示右轉(zhuǎn)，NIGHT為1表示夜間行路，BRAKE為1表示剎車。LEDL、LEDB、LEDN為輸出信號,表示汽車左側(cè)的三盞燈。如圖上所示，當(dāng)LP為1時，LEDL輸出為1表示左側(cè)燈LD1亮；當(dāng)BRAKE為1時，LEDB輸出為1表示左側(cè)燈LD2亮；當(dāng)NIGHT為1時，LEDN輸出為1表示左側(cè)燈LD3亮；當(dāng)LR為1時，左側(cè)三盞燈輸出均為0,即沒有燈亮。</p><p>　　3.4 右邊燈控制模塊仿真及分析</p&

38、gt;<p>　　參照3.1中SZ文件的仿真流程對RC汽車尾燈主控模塊進(jìn)行仿真，在將端口信號選入編輯器后，對CLK周期進(jìn)行設(shè)置。對RP、NIGHT、LR、BRAKE信號進(jìn)行設(shè)置。點選個別信號設(shè)置區(qū)域選擇高電平，如圖19對RP、NIGHT、LR、BRAKE信號進(jìn)行設(shè)置。</p><p>　　圖19 對RP、NIGHT、LR、BRAKE信號進(jìn)行設(shè)置</p><p>　　在仿真文件

39、編譯無錯誤的情況下，運行仿真文件，得到仿真波形（如圖20所示）。</p><p>　　圖20 右邊燈控制模塊時序仿真圖</p><p>　　對時序仿真圖進(jìn)行分析，RP、LR、NIGHT、BRAKE 為輸入信號，LR為1表示左轉(zhuǎn)，RP為1表示右轉(zhuǎn)，NIGHT為1表示夜間行路，BRAKE為1表示剎車。LEDR、LEDB、LEDN為輸出信號,表示汽車右側(cè)的三盞燈。如圖所示：當(dāng)RP為1時，LEDR

40、輸出為1表示右側(cè)燈RD1亮;當(dāng)BRAKE為1時，LEDB輸出為1表示右側(cè)燈RD2亮;當(dāng)NIGHT為1時，LEDN輸出為1表示右側(cè)燈RD3亮;當(dāng)LR為1時，右側(cè)三盞燈輸出均為0,即沒有燈亮。</p><p>　　3.5 整個系統(tǒng)仿真及分析</p><p>　　按圖1系統(tǒng)整體設(shè)計原理圖將SZ、CTRL、LC、RC底層元件在頂層連接。選菜單File中New,在New窗口中的Device Desi

41、gn Files中選擇Block Diagram/Schematic File,按OK按鈕后將打開原理圖編輯窗口（如圖21所示）。</p><p>　　圖21 原理圖編輯窗口</p><p>　　在編輯窗口任何一個人之雙擊這彈出元件選擇界面，點擊在Name下方“...”在你的工程盤符中找到SZ、CTRL、LC、RC底層元件點擊OK即將底層元件拉出，分別把SZ、CTRL、LC、RC原件拉出后

42、再在Name中輸入“AND2”、“INPUT”、“OUTPUT”拉出與門2個、輸入端口5個、輸出端口6個（如圖22所示）。</p><p>　　圖22 頂層原件的使用</p><p>　　然后將個原件用端口連接（參照圖1），完成后保持、編譯。</p><p>　　編譯無錯誤后參照3.1中SZ文件的仿真流程對RC汽車尾燈主控模塊進(jìn)行仿真，在將端口信號選入編輯器后，對C

43、LK周期進(jìn)行設(shè)置。對RIGHT、NIGHT、LEFT、BRAKE信號進(jìn)行設(shè)置。點選個別信號設(shè)置區(qū)域選擇高電平如圖23對RIGHT、NIGHT、LEFT、BRAKE信號進(jìn)行設(shè)置。</p><p>　　圖23 對RIGHT、NIGHT、LEFT、BRAKE信號進(jìn)行設(shè)置</p><p>　　在仿真文件編譯無錯誤的情況下，運行仿真文件，得到仿真波形（如圖24所示）。</p><

44、p>　　圖24 整個系統(tǒng)仿真圖</p><p>　　對時序仿真圖進(jìn)行分析,RIGHT、LEFT、NIGHT、BRAKE 為輸入信號，RIGHT為1表示右轉(zhuǎn)，LEFT為1表示左轉(zhuǎn)，NIGHT為1表示夜間行路，BRAKE為1表示剎車。RD1、RD2、RD3為輸出信號，表示汽車右側(cè)的三盞燈。LD1、LD2、LD3為輸出信號，表示汽車左側(cè)的三盞燈。如圖所示，當(dāng)RIGHT為1時，RD1輸出為1表示右側(cè)燈亮；當(dāng)LEFT

45、為1時，LD1為輸出為1表示左側(cè)燈亮；當(dāng)NIGHT為1時，LD2,RD2輸出均為1，表示左、右兩側(cè)各有一盞燈亮；當(dāng)BRAKE為1時，LD3、RD3輸出均為1，表示左、右兩側(cè)各有一盞燈亮。</p><p>　　根據(jù)整個系統(tǒng)仿真波形看出本設(shè)計符合設(shè)計目的和要求，系統(tǒng)設(shè)計成功。</p><p><b>　　4.設(shè)計總結(jié)</b></p><p>　　通

46、過本次課程設(shè)計的學(xué)習(xí)，我深深的體會到設(shè)計課的重要性和目的性。本次設(shè)計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進(jìn)行設(shè)計的能力。它不僅僅是一個學(xué)習(xí)新知識新方法的好機(jī)會，同時也是對我所學(xué)知識的一次綜合的檢驗和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補缺。希望學(xué)校以后多安排一些類似的實踐環(huán)節(jié)，讓我們學(xué)以致用。</p><p>　　在設(shè)計中不僅要求我要有耐心，還要細(xì)心，稍有不慎

47、，一個小小的錯誤就可能會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，我們積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。</p><p><b>　　5.參考文獻(xiàn)</b></p><p>　　[1] 王愛英.計算機(jī)組成與結(jié)構(gòu)[ M ] .北京:清華大學(xué)出版社,2001</p><p>　　[

48、2] 黃仁欣.EDA技術(shù)實用教程[ M ].北京:清華大學(xué)出版社,2006</p><p>　　[3] 曹昕燕，周鳳臣，聶春燕.EDA技術(shù)實驗與課程設(shè)計[ M ].北京:清華大學(xué)出版社,2006</p><p>　　[4] 楊亦華,延明.數(shù)字電路EDA入門[ M ].北京:北京郵電大學(xué)出版社,2003</p><p>　　[5] 彭容修.數(shù)字電子技術(shù)基礎(chǔ)[ M ].

49、武漢：武漢理工大學(xué)出版社,2005</p><p>　　[6] 潘松 ,黃繼業(yè).EDA技術(shù)與VHDL[ M ].北京：清華大學(xué)出版社,2007</p><p><b>　　6.附錄</b></p><p>　　各個模塊的源程序代碼：</p><p>　　LIBRARY IEEE;</p><p>

50、　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY SZ IS</p><p>　　PORT(CLK: IN STD_LOGIC;</p><p>　　CP: OUT STD_LOGIC);</p>

51、<p><b>　　END;</b></p><p>　　ARCHITECTURE ART OF SZ IS</p><p>　　SIGNAL COUNT:STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　PRO

52、CESS(CLK)</p><p><b>　　BEGIN</b></p><p>　　IF CLK'EVENT AND CLK = '1'THEN</p><p>　　COUNT <= COUNT + 1;</p><p><b>　　END IF;</b></

53、p><p>　　END PROCESS;</p><p>　　CP<= COUNT(3);</p><p><b>　　END ART;</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p>&

54、lt;p>　　ENTITY CTRL IS</p><p>　　PORT(LEFT,RIGHT,BRAKE,NIGHT: IN STD_LOGIC;</p><p>　　LP,RP,LR,BRAKE_LED,NIGHT_LED: OUT STD_LOGIC);</p><p><b>　　END;</b></p><p

55、>　　ARCHITECTURE ART OF CTRL IS</p><p><b>　　BEGIN </b></p><p>　　NIGHT_LED<=NIGHT;</p><p>　　BRAKE_LED<=BRAKE;</p><p>　　PROCESS(LEFT,RIGHT)</p>

56、<p>　　VARIABLE TEMP:STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　TEMP:=LEFT & RIGHT;</p><p>　　CASE TEMP IS</p><p>　　WHEN "00&

57、quot; =>LP<='0';RP<='0';LR<='0';</p><p>　　WHEN "01" =>LP<='0';RP<='1';LR<='0';</p><p>　　WHEN "10" =>

58、;LP<='1';RP<='0';LR<='0';</p><p>　　WHEN OTHERS=>LP<='0';RP<='0';LR<='1';</p><p><b>　　END CASE;</b></p><

59、;p>　　END PROCESS;</p><p><b>　　END ART;</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY LC IS</p><p>　　PORT(

60、CLK,LP,LR,BRAKE,NIGHT: IN STD_LOGIC;</p><p>　　LEDL,LEDB,LEDN: OUT STD_LOGIC);</p><p><b>　　END;</b></p><p>　　ARCHITECTURE ART OF LC IS</p><p><b>　　BEGI

61、N </b></p><p>　　LEDB<=BRAKE;</p><p>　　LEDN<=NIGHT;</p><p>　　PROCESS(CLK,LP,LR)</p><p><b>　　BEGIN</b></p><p>　　IF CLK'EVENT AND

62、CLK = '1' THEN</p><p>　　IF(LR ='0')THEN</p><p>　　IF(LP = '0')THEN</p><p>　　LEDL<='0';</p><p><b>　　ELSE</b></p><

63、;p>　　LEDL<='1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　LEDL <='0';</p><p><b>　　END IF; </b>&

64、lt;/p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　END ART;</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;

65、</p><p>　　ENTITY RC IS</p><p>　　PORT(CLK,RP,LR,BRAKE,NIGHT: IN STD_LOGIC;</p><p>　　LEDR,LEDB,LEDN: OUT STD_LOGIC);</p><p><b>　　END;</b></p><p>

66、　　ARCHITECTURE ART OF RC IS</p><p><b>　　BEGIN </b></p><p>　　LEDB<=BRAKE;</p><p>　　LEDN<=NIGHT;</p><p>　　PROCESS(CLK,RP,LR)</p><p><b&g

67、t;　　BEGIN</b></p><p>　　IF CLK'EVENT AND CLK = '1' THEN</p><p>　　IF(LR = '0')THEN</p><p>　　IF(RP = '0')THEN</p><p>　　LEDR <='0&#

68、39;;</p><p><b>　　ELSE</b></p><p>　　LEDR <= '1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　LEDR &