計(jì)算機(jī)組成原理陣列乘法器課程設(shè)計(jì)報(bào)告

1、<p><b>　　課 程 設(shè) 計(jì)</b></p><p>　教 學(xué) 院計(jì)算機(jī)學(xué)院</p><p>　課程名稱計(jì)算機(jī)組成原理</p><p>　題 目陣列乘法器</p><p>　專 業(yè)計(jì)算機(jī)科學(xué)與技術(shù)</p><p>　班 級(jí)2011級(jí)計(jì)科(X)班</p>

2、<p>　姓 名XXX</p><p>　同組人員XXX XXX XXX</p><p>　指導(dǎo)教師XXX</p><p><b>　　課程設(shè)計(jì)概述</b></p><p><b>　　課設(shè)目的</b></p><p>　　計(jì)算機(jī)組成原理是計(jì)算機(jī)專業(yè)的核心

3、專業(yè)基礎(chǔ)課。課程設(shè)計(jì)屬于設(shè)計(jì)型實(shí)驗(yàn)，不僅鍛煉學(xué)生簡(jiǎn)單計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)能力，而且通過(guò)進(jìn)行設(shè)計(jì)及實(shí)現(xiàn)，進(jìn)一步提高分析和解決問(wèn)題的能力。</p><p>　　同時(shí)也鞏固了我們對(duì)課本知識(shí)的掌握，加深了對(duì)知識(shí)的理解。在設(shè)計(jì)中我們發(fā)現(xiàn)問(wèn)題，分析問(wèn)題，到最終的解決問(wèn)題。凝聚了我們對(duì)問(wèn)題的思考，充分的鍛煉了我們的動(dòng)手能力、團(tuán)隊(duì)合作能力、分析解決問(wèn)題的能力。</p><p><b>　　設(shè)計(jì)任務(wù)&

4、lt;/b></p><p>　　計(jì)算機(jī)系統(tǒng)設(shè)計(jì)的總體目標(biāo)是設(shè)計(jì)模型機(jī)系統(tǒng)的總體結(jié)構(gòu)、指令系統(tǒng)和時(shí)序信號(hào)。所設(shè)計(jì)的主機(jī)系統(tǒng)能支持自動(dòng)和單步運(yùn)行方式。</p><p><b>　　具體設(shè)計(jì)任務(wù)如下：</b></p><p>　?。?）.設(shè)計(jì)一位全加器</p><p>　　（2）.設(shè)計(jì)4位求補(bǔ)電路</p>

5、<p>　?。?）.設(shè)計(jì)8位求補(bǔ)電路</p><p>　?。?）.設(shè)計(jì)4*4位無(wú)符號(hào)陣列乘法器</p><p><b>　　設(shè)計(jì)要求</b></p><p>　　根據(jù)理論課程所學(xué)的至少設(shè)計(jì)出簡(jiǎn)單計(jì)算機(jī)系統(tǒng)的總體方案，結(jié)合各單元實(shí)驗(yàn)積累和課堂上所學(xué)知識(shí)，選擇適當(dāng)芯片，設(shè)計(jì)簡(jiǎn)單的計(jì)算機(jī)系統(tǒng)。</p><p>&l

6、t;b>　　制定設(shè)計(jì)方案：</b></p><p>　　我們小組做的是陣列乘法器，陣列乘法器主要由求補(bǔ)器和陣列全加器組成。因此我們四人分兩小組，一組做四位及八位求補(bǔ)器的內(nèi)容，一組做陣列全加器的內(nèi)容，最后綜合就可以完成陣列全加器的任務(wù)。</p><p><b>　　客觀要求</b></p><p>　　要掌握電子邏輯學(xué)的基本內(nèi)容

7、能在設(shè)計(jì)時(shí)運(yùn)用到本課程中，其次是要思維靈活遇到問(wèn)題能找到合理的解決方案。小組成員要積極配合共同達(dá)到目的。</p><p><b>　　實(shí)驗(yàn)原理與環(huán)境</b></p><p><b>　　1.實(shí)驗(yàn)原理</b></p><p>　　計(jì)算機(jī)組成原理，數(shù)字邏輯， FPGA(Field Programmable Gate Array

8、)是現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。</p><p>　　用乘數(shù)的每一位去乘被乘數(shù)，然后將每一位權(quán)值直接去乘被乘數(shù)得到部分積，并按位列為一行每一行部分積末位與對(duì)應(yīng)的乘數(shù)數(shù)位對(duì)齊，體現(xiàn)對(duì)應(yīng)數(shù)位的權(quán)值，將各次部分積求和得到最終的對(duì)應(yīng)數(shù)位

9、的權(quán)值。</p><p><b>　　2.實(shí)驗(yàn)環(huán)境</b></p><p>　　雙擊Quartus II軟件圖標(biāo)，啟動(dòng)軟件</p><p>　?。?）.新建工程，flie->new project wizard....，出現(xiàn)存儲(chǔ)路徑的選項(xiàng)框，指定項(xiàng)目保存路徑并且為工程命名，第三行設(shè)置實(shí)體名，保持與工程名一致。點(diǎn)擊next</p>

10、;<p>　　圖2.1 利用“New Preject Wizard”創(chuàng)建工程cnt10</p><p>　?。?）.指定芯片的選擇，選擇Cyclone系列芯片，所以在Family一欄中選擇Cylone，點(diǎn)擊next</p><p>　　圖2.2 選擇目標(biāo)器件EP1C6Q240C8</p><p>　　（3）.最后出現(xiàn)的界面是展示前幾步所設(shè)定的全部信息，

11、然后點(diǎn)擊Finish,完成工程的創(chuàng)建</p><p><b>　　總體方案設(shè)計(jì)</b></p><p><b>　　總體結(jié)構(gòu)圖</b></p><p>　　圖3.1 總體結(jié)構(gòu)圖一</p><p>　　圖3.2 總體結(jié)構(gòu)圖二</p><p><b>　　設(shè)計(jì)方案&

12、lt;/b></p><p>　　（1）為了進(jìn)一步提高乘法運(yùn)算速度，可采用類似人工計(jì)算的方法，陣列的每一行送入乘數(shù)Y的每一數(shù)位，而各行錯(cuò)開形成的每一斜列則送入被乘數(shù)的每一數(shù)位。</p><p>　?。?）4×4陣列乘法器可以由一定數(shù)量的4輸入加法器構(gòu)成的；</p><p>　?。?）4個(gè)輸入加法器可以由一個(gè)與門和一位全加器構(gòu)成；</p>

13、<p>　?。?）一位全加器可以用一個(gè)兩輸入或門模塊或兩個(gè)半加器模塊構(gòu)成。</p><p><b>　　詳細(xì)設(shè)計(jì)與實(shí)現(xiàn)</b></p><p>　　5*5乘法的設(shè)計(jì)主要包括以下幾個(gè)主要的模塊的設(shè)計(jì)</p><p>　　設(shè)計(jì)四位和八位的寄存器的vhdl語(yǔ)言</p><p><b>　　四位寄存器:&l

14、t;/b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY REG IS</p><p>　　PORT(D: IN STD_LOGIC_vector(4 downto 0);</p><p>　　LDA

15、: IN STD_LOGIC;</p><p>　　Q0:OUT STD_LOGIC;</p><p>　　Q1:OUT STD_LOGIC;</p><p>　　Q2:OUT STD_LOGIC;</p><p>　　Q3:OUT STD_LOGIC;</p><p>　　Q4:OUT STD_LOGIC);<

16、/p><p>　　END ENTITY REG;</p><p>　　ARCHITECTURE bhv OF REG IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS (D,LDA)</p><p><b>　　BEGIN</b><

17、;/p><p>　　IF LDA ='1'</p><p>　　THEN Q0<= D(0);</p><p>　　Q1<= D(1);</p><p>　　Q2<= D(2);</p><p>　　Q3<= D(3);</p><p>　　Q4<

18、= D(4);</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　END bhv;</b></p><p><b>　　八位寄存器:</b></p><p>　　LIBRARY

19、 IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY REG1 IS</p><p>　　PORT(D0,D1,D2,D3,D4,D5,D6,D7: IN STD_LOGIC;</p><p>　　LDA: IN STD_LOGIC;</p><p&g

20、t;　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p><p>　　END ENTITY REG1;</p><p>　　ARCHITECTURE bhv OF REG1 IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS (D0,D1,D2,D

21、3,D4,D5,D6,D7,LDA)</p><p><b>　　BEGIN</b></p><p>　　IF LDA ='1'</p><p>　　THEN Q(0)<= D0;</p><p>　　Q(1)<= D1;</p><p>　　Q(2)<= D

22、2;</p><p>　　Q(3)<= D3;</p><p>　　Q(4)<= D4;</p><p>　　Q(5)<= D5;</p><p>　　Q(6)<= D6;</p><p>　　Q(7)<= D7;</p><p><b>　　E

23、ND IF;</b></p><p>　　END PROCESS;</p><p><b>　　END bhv;</b></p><p>　　一位全加器的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　一位全加器的邏輯圖，如下圖所示：</p><p>　　圖4.1 一位全加器的邏輯圖</p>

24、;<p>　　四位及八位求補(bǔ)電路的設(shè)計(jì)原圖：</p><p>　　四位求補(bǔ)電路的邏輯圖，如下圖所示：</p><p>　　圖4.2 四位求補(bǔ)電路的邏輯圖</p><p>　　八位求補(bǔ)電路的邏輯圖，如下圖所示：</p><p>　　圖4.3 八位求補(bǔ)電路的邏輯圖</p><p><b>　　陣列乘

25、法器的設(shè)計(jì):</b></p><p>　　4×4陣列乘法器的邏輯圖，如下圖所示：</p><p>　　圖4.4 4×4陣列乘法器的邏輯圖</p><p>　　拼接后的5*5乘法器:</p><p>　　圖4.5 陣列乘法器的電路原理圖</p><p><b>　　實(shí)驗(yàn)過(guò)程與調(diào)

26、試</b></p><p><b>　　實(shí)驗(yàn)仿真圖:</b></p><p>　　圖5.1 仿真結(jié)果</p><p>　　5 位*5位乘法器的仿真結(jié)果如圖：</p><p>　　圖5.2 5*5的乘法器仿真圖</p><p><b>　　主要故障與調(diào)試</b>

27、</p><p>　　故障1 這次課程設(shè)計(jì)的精華之一就是設(shè)計(jì)陣列乘法器剛開始時(shí)由于按照課本上的設(shè)計(jì)所以掉下了好多的與門所以在仿真的時(shí)候出現(xiàn)了好多的問(wèn)題，后在老師的指導(dǎo)下，，得以改進(jìn)了設(shè)計(jì)和避免了很多的連線的錯(cuò)誤，提高了速度</p><p>　　故障2 在實(shí)驗(yàn)的時(shí)候，對(duì)實(shí)驗(yàn)的軟件和裝置很不是熟悉，導(dǎo)致文件的命名時(shí)經(jīng)常出錯(cuò)，而且問(wèn)題還不宜被發(fā)現(xiàn)，在老師的提示下照到了問(wèn)題的所在，后來(lái)就沒有遇

28、到類似的問(wèn)題。</p><p>　　故障3 在做求補(bǔ)電路的時(shí)候我們做的事4位的求補(bǔ)器但是需要8位的求補(bǔ)器所以我們就拿兩個(gè)4位的求補(bǔ)器去連接結(jié)果由于連線的錯(cuò)誤導(dǎo)致了好多的錯(cuò)誤，后來(lái)我們直接連接8位的求補(bǔ)器就解決了問(wèn)題。</p><p><b>　　設(shè)計(jì)總結(jié)與心得</b></p><p><b>　　課設(shè)總結(jié)</b><

29、;/p><p>　　基于對(duì)象的存儲(chǔ)是為了克服當(dāng)前基于塊的存儲(chǔ)存在的諸多難題，在存儲(chǔ)接口和結(jié)構(gòu)層次的重要發(fā)展?？梢愿鶕?jù)應(yīng)用負(fù)載選擇優(yōu)化的存儲(chǔ)策略。作了如下幾點(diǎn)工作：</p><p>　　我們小組負(fù)責(zé)的是陣列乘法器的設(shè)計(jì)，通過(guò)小組的合作我們一次完成了全加器、求補(bǔ)器、陣列乘法器然后完成了綜合的拼接工作，雖然在最后的階段出了一些問(wèn)題但是我們小組掌握了此次設(shè)計(jì)的核心內(nèi)容達(dá)到了實(shí)驗(yàn)的目的。</p&g

30、t;<p>　　此次看課程設(shè)計(jì)我們實(shí)現(xiàn)任意給定兩位四位二進(jìn)制的相乘運(yùn)算，相乘積的計(jì)算結(jié)果為8位二進(jìn)制。將移位復(fù)制的被乘數(shù)依次對(duì)準(zhǔn)乘數(shù)數(shù)位的位置進(jìn)行排列，然后將各列相加。如果乘數(shù)的某一數(shù)位為0，將跳過(guò)相應(yīng)的被乘數(shù)，下一個(gè)復(fù)制被乘數(shù)的位置是由向乘數(shù)的最高位方向移動(dòng)時(shí)有1出現(xiàn)的位置</p><p>　　這次課程設(shè)計(jì)雖然沒有在規(guī)定的時(shí)間內(nèi)完成要求的任務(wù)，但是我們小組每一個(gè)組員都認(rèn)真負(fù)責(zé)的設(shè)計(jì)，對(duì)組成原理這門

31、學(xué)科的了解更加深刻，學(xué)到了好多以前不曾知道的知識(shí)。其他需要總結(jié)的內(nèi)容，（自行修訂擴(kuò)充）。</p><p><b>　　課設(shè)心得</b></p><p>　　在還沒有作課程設(shè)計(jì)時(shí)我是比較畏懼組成原理這門課設(shè)的，畢竟前幾次小實(shí)驗(yàn)每每都是做得很不盡人意，總是不能在老師規(guī)定的時(shí)間內(nèi)完成，所以擔(dān)心這種不好的過(guò)程會(huì)給后面的大實(shí)驗(yàn)也即課設(shè)帶來(lái)很大的負(fù)面影響。這次實(shí)驗(yàn)我的設(shè)計(jì)題目是-

32、陣列乘法器，通過(guò)和同學(xué)的討論和老師的交流，并在老師的指導(dǎo)下，解決了很多的問(wèn)題，從其中獲得了知識(shí)，使得我對(duì)環(huán)境和工具的使用能力得到了進(jìn)一步的提升，我相信，這將給以后的學(xué)習(xí)和實(shí)驗(yàn)帶來(lái)益處，最后圓滿的完成了實(shí)驗(yàn)。</p><p>　　此次課程設(shè)計(jì)實(shí)驗(yàn)，不僅是對(duì)課程知識(shí)的鞏固，對(duì)所學(xué)理論知識(shí)的很好應(yīng)用與發(fā)揮，更是對(duì)新知識(shí)的學(xué)習(xí)，新鮮工具的應(yīng)用的提升和實(shí)踐能力的提升，而且對(duì)個(gè)人自學(xué)能力的也是一個(gè)極大考驗(yàn)，處于信息快速發(fā)展更

33、新世代人只有不斷提高自身自學(xué)能力才能很好地接受合理地利用信息化時(shí)代所出現(xiàn)的各色個(gè)樣的產(chǎn)品。</p><p>　　這次課設(shè)然我領(lǐng)悟到很多課本以外的一些生活處事道理：</p><p>　?。?）學(xué)習(xí)是永無(wú)止境不斷充實(shí)自我提升自身價(jià)值就得不斷地接受并吸收新鮮事物。</p><p>　　（2）合作是前進(jìn)的最佳途徑，現(xiàn)在所做的只是小的實(shí)驗(yàn)項(xiàng)目步入社會(huì)合作精神會(huì)比自身能力來(lái)得更

34、重要；</p><p><b>　　參考文獻(xiàn)</b></p><p>　　秦磊華，王小蘭. 計(jì)算機(jī)組成原理實(shí)驗(yàn)指導(dǎo)及課程設(shè)計(jì)指導(dǎo)書(基于EDA平臺(tái)). 武漢：華中科技大學(xué)出版社，2010年.</p><p>　　秦磊華，吳非，莫正坤.計(jì)算機(jī)組成原理. 北京：清華大學(xué)出版社，2011年.</p><p>　　DAVID A

35、.PATTERSON(美).計(jì)算機(jī)組成與設(shè)計(jì)硬件/軟件接口(原書第3版).北京：機(jī)械工業(yè)出版社. 2007年.</p><p>　　袁春風(fēng)編著. 計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu). 北京：清華大學(xué)出版社，2011年.</p><p>　　張志剛，F(xiàn)PGA 與SOPC 設(shè)計(jì)教程-DE2 實(shí)踐. 西安：電子科技大學(xué)出版社，2007</p><p>　　計(jì)算機(jī)組成原理課程設(shè)計(jì)成績(jī)?cè)u(píng)定

36、表</p><p>　　一位全加器FA的內(nèi)部由哪些邏輯門構(gòu)成？</p><p>　　采用一個(gè)或門進(jìn)位其結(jié)果Si三個(gè)輸入信號(hào)Ai Bi Ci異或得到,信號(hào)Ci+1位進(jìn)位.</p><p>　　第二題中，陣列乘法器的算前求補(bǔ)器的作用是？</p><p>　　將兩個(gè)操作數(shù)A和B在不帶符號(hào)的乘法陣列相乘以前,先變成正整數(shù).</p>