eda技術課程設計---脈沖寬度測量儀

1、<p>　　課 程 設 計</p><p><b>　　年 月 日</b></p><p><b>　　目錄</b></p><p>　　一、課程設計任務書 ……………………………… 1 </p><p>　　二、總體設計思想…………………………………… 2</p

2、><p>　　三、設計步驟和調試過程 ………………………… 2</p><p>　　四、設計電路圖 …………………………………… 6</p><p>　　五、實驗調試結果 ………………………………… 6</p><p>　　六、結論及心得體會 ……………………………… 6</p><p>　　七、參

3、考資料 ……………………………………… 7</p><p><b>　　課程設計任務書</b></p><p>　　課程 EDA技術課程設計</p><p>　　題目 脈沖寬度測量儀</p><p>　　專業(yè) 電子信息工程 姓名 殷作鴻 學號200802000063</p>

4、<p><b>　　主要任務:</b></p><p>　　采用EDA技術，設計一個能測量脈沖信號寬度的系統(tǒng)。系統(tǒng)圖如下：</p><p><b>　　基本要求:</b></p><p>　?。?）脈沖信號寬度的測量精度為±1ms。</p><p>　?。?）脈沖信號寬度的測量范

5、圍為0～10s。</p><p>　?。?）調試過程中可以用按鍵模擬脈沖信號。</p><p>　?。?）測量值用5位數(shù)碼管顯示（可以采用靜態(tài)顯示）。</p><p>　　（5）輸入信號為標準TTL電平。</p><p>　　（6）調試中既可以采用正脈沖，也可以采用負脈沖（任選其一）。</p><p>　?。?）必須先

6、進行前仿真，并打印出仿真波形。</p><p>　?。?）按要求寫好設計報告（設計報告內(nèi)容包括：引言，方案設計與論證，總體設計，各模塊設計，調試與數(shù)據(jù)分析，總結）。</p><p><b>　　一、總體設計思想</b></p><p><b>　　1.基本原理</b></p><p>　　根據(jù)設計要

7、求，系統(tǒng)的輸入信號有：系統(tǒng)時鐘信號CLK，系統(tǒng)復位信號CLR，脈沖輸入信號P_IN,計數(shù)輸出端.當檢測到P_IN端有脈沖輸入時檢測模塊就會輸出１,否則為０,輸給計數(shù)模塊的ＥＮ端,當各位累計到９時,會向十位進位,一次類推到萬位.最后由數(shù)碼管顯示脈沖的寬度(數(shù)碼管的讀數(shù)).</p><p><b>　　2.設計框圖</b></p><p>　　系統(tǒng)組成方框圖如下所示，它由

8、外部輸入模塊、檢測模塊和顯示模塊三部分組成。檢測模塊是整個系統(tǒng)的核心，它由計數(shù)模塊、控制模塊、計量模塊和譯碼顯示模塊構成。</p><p><b>　　系統(tǒng)框圖</b></p><p>　　二、設計步驟和調試過程</p><p><b>　　1、總體設計電路</b></p><p><b>

9、;　?。?）脈沖檢測模塊</b></p><p>　　當有檢測到P_IN端有脈沖輸入（P_IN=1）時，EN_OUT=1輸送到計數(shù)器的EN端。</p><p><b>　?。?）計數(shù)模塊</b></p><p>　　計數(shù)模塊是對檢測到的脈沖進行計數(shù) ，計算出脈沖的寬度。</p><p><b>　　

10、（3）譯碼顯示模塊</b></p><p>　　對輸入的脈沖寬度進行顯示出來。</p><p>　　三、模塊設計和相應模塊程序</p><p><b>　　檢測程序</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_116

11、4.all;</p><p>　　entity jiance is</p><p><b>　　port(</b></p><p>　　P_IN : in std_logic; </p><p>　　EN_OUT: out std_logic);</p><p>　　end jia

12、nce;</p><p>　　architecture behave of jiance is</p><p><b>　　begin</b></p><p>　　process (P_IN)</p><p><b>　　begin</b></p><p>　　if(P_IN

13、='1') then EN_OUT<='1'; ---實現(xiàn)檢測，若有脈沖就輸出為1</p><p>　　else EN_OUT<='0'; ---，否則為0</p><p>　　end if; </p><p>　　end process;</p><p&g

14、t;　　end behave;</p><p><b>　　計數(shù)程序</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p

15、>　　entity cout10 is</p><p>　　port(EN:in std_logic;</p><p>　　CLK:in std_logic;</p><p>　　CLR:in std_logic;</p><p>　　CQ:out std_logic;</p><p>　　Qout:BUFFER

16、 std_logic_vector(3 downto 0)</p><p><b>　　);</b></p><p>　　end cout10;</p><p>　　architecture art of cout10 is</p><p><b>　　begin</b></p>&l

17、t;p>　　U1:process(CLK,CLR,EN,QOUT)</p><p><b>　　Begin</b></p><p>　　if CLR='1' then Qout<="0000";</p><p>　　elsif CLK'EVENT and CLK='1'

18、; then</p><p>　　if EN='1' then</p><p>　　if Qout="1001" then Qout<="0000";</p><p>　　else Qout<=Qout+'1';</p><p><b>

19、;　　end if;</b></p><p><b>　　end if ;</b></p><p><b>　　end if ;</b></p><p>　　if Qout="1001" then </p><p><b>　　CQ<='1&

20、#39;;</b></p><p><b>　　else</b></p><p><b>　　CQ<='0';</b></p><p><b>　　end if;</b></p><p>　　end PROCESS U1;</p>

21、<p><b>　　end art;</b></p><p><b>　　四、設計電路圖</b></p><p><b>　　五、實驗調試結果</b></p><p>　　為驗證所設計程序是否正確，將程序下載進行硬件測試。在QuartusⅡ開發(fā)環(huán)境中進行管腳鎖定，連接好數(shù)碼管驅動電路，然

22、后將目標文件下載到器件中。經(jīng)過多次數(shù)據(jù)測試，顯示正常，基本實現(xiàn)本實驗的要求。</p><p><b>　　六、結論及心得體會</b></p><p>　　這次的課程設計對于我來說是畢業(yè)前的一次演練，從選題到畫出流程圖，再到寫出程序，不停的編不停的改不停的查資料……直至最后完成，有問題大家都坐在一起討論，一起努力，一起攻克問題。我想我們享受的就是這個過程，而不僅僅只是結

23、果。通過這次的設計，我知道了，在任何問題面前，只要我們努力，只要我們勇敢，我想，它們都不是問題，都不是困難。</p><p><b>　　參考資料</b></p><p>　　[1] 潘松著.EDA技術實用教程(第二版). 北京：科學出版社,2005.</p><p>　　[2] 康華光主編.電子技術基礎 模擬部分. 北京：高教出版社,2006