超高速低壓cmoscml緩沖器和鎖存器的設(shè)計(jì)x

1、<p>　　超高速低壓CMOS CML緩沖器和鎖存器的設(shè)計(jì)</p><p>　　摘要-一個(gè)超高速電流模式邏輯（CML）的綜合研究和新型再生CML鎖存器的設(shè)計(jì)將會(huì)被說(shuō)明。首先，提出一種新的設(shè)計(jì)過(guò)程，系統(tǒng)地設(shè)計(jì)了一個(gè)錐形的CML緩沖器鏈。接下來(lái)，將介紹兩個(gè)高速再生鎖存電路，能夠在超高速數(shù)據(jù)速率運(yùn)行。實(shí)驗(yàn)結(jié)果表明，這種新的鎖存結(jié)構(gòu)相比傳統(tǒng)的CML鎖存電路在超高頻率有更高的性能。它也表明，無(wú)論是通過(guò)實(shí)驗(yàn)以及使用

2、效率的分析模型，為什么CML緩沖器優(yōu)于CMOS反相器在高速低壓的應(yīng)用。</p><p><b>　　引言</b></p><p>　　電信網(wǎng)絡(luò)傳輸?shù)臄?shù)據(jù)量迅速增長(zhǎng)，最近引起對(duì)千兆通信網(wǎng)絡(luò)的高速電路設(shè)計(jì)的重視。波分復(fù)用（WDM）和時(shí)分多路復(fù)用（TDM）將是發(fā)達(dá)國(guó)家在下一代傳輸系統(tǒng)使用的。大量的容量傳輸實(shí)驗(yàn)已經(jīng)使用每一個(gè)通道數(shù)據(jù)速率為10Gb/s的用于SONET OC-1

3、92和40Gb/s的用于SONET OC-768的WDM系統(tǒng)。高速集成電路（IC）技術(shù)，具有很高的數(shù)據(jù)速率，因此用于WDM和TDM系統(tǒng)。納米CMOS技術(shù)的進(jìn)步已使CMOS集成電路接替砷化鎵和InP器件迄今聲稱(chēng)的領(lǐng)域。</p><p>　　設(shè)計(jì)一個(gè)高速CMOS電路在MOS器件操作非常具有挑戰(zhàn)性。在千兆系統(tǒng)塊，通信系統(tǒng)需要由利用最少數(shù)量有源器件的簡(jiǎn)單電路來(lái)實(shí)現(xiàn)。部分在通信收發(fā)器處理高速信號(hào)的電路塊可能要放棄使用pMO

4、S器件，因?yàn)樗鼈兊土拥膯挝辉鲆骖l率。這反過(guò)來(lái)對(duì)超高速電路設(shè)計(jì)有約束。</p><p>　　緩沖器和鎖存器是許多有一個(gè)通信收發(fā)器和一個(gè)串行鏈路的高速塊的核心。作為一個(gè)千兆通信系統(tǒng)的例子，圖1描繪了一個(gè)典型的光收發(fā)器的框圖。前端的電流模式邏輯（CML）的錐形緩沖區(qū)鏈，串行到并行的轉(zhuǎn)換器，時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR），復(fù)用器和解復(fù)用器廣泛使用高速緩沖器和鎖存器。傳統(tǒng)的CMOS反相器顯示出一些缺點(diǎn)，使得它們不能被廣泛使用于高

5、速低壓電路。首先，CMOS反相器實(shí)質(zhì)上是一個(gè)單端電路?；叵胍幌?，在千兆赫的頻率范圍內(nèi)，短的片上線(xiàn)充當(dāng)耦合輸電線(xiàn)路。電磁耦合導(dǎo)致了電路中的嚴(yán)重運(yùn)作失靈，特別是單端電路。此外，在pMOS晶體管中靜態(tài)CMOS反相器將嚴(yán)重限制電路的最大工作頻率。[3]首次推出的CMOS電流模式邏輯風(fēng)格實(shí)施千兆赫MOS自適應(yīng)管道技術(shù)。從那以后被廣泛使用，以實(shí)現(xiàn)超高速緩沖區(qū)[4][5]，鎖存器[5]，復(fù)用器與解復(fù)用器[6]，分頻器[7]。比起靜態(tài)CMOS電路，CM

6、L電路可以以較低的信號(hào)電壓和更高的頻率工作在較低的電源電壓。但是，CML邏輯風(fēng)格比起CMOS反相器有更多的靜態(tài)功率損耗。最近，一直在努力緩解這個(gè)缺點(diǎn)[8][9]。尤其是，一種能降低CML緩沖器功耗的技術(shù)被用于多閾值CMOS技術(shù)（MTC</p><p><b>　　CMOS緩沖器</b></p><p>　　一個(gè)傳統(tǒng)的靜態(tài)CMOS緩沖器如圖2（a），輸入輸出曲線(xiàn)如圖2（

7、b）。</p><p>　　CMOS反相器有許多優(yōu)點(diǎn)。假設(shè)漏電流很小，CMOS反相器的靜態(tài)功耗是可以忽略不計(jì)的。相比任何其他相同的晶體管大小尺寸的單級(jí)緩沖器它表現(xiàn)出最大的小信號(hào)增益，因此，是數(shù)字電路中理想的信號(hào)緩沖器。它顯示了技術(shù)縮放的最佳性能和大的噪聲余量。</p><p>　　然而，CMOS反相器有大量的缺點(diǎn)，使它在超高速集成電路中很容易受到限制。首先，pMOS晶體管的使用，降低了電路

8、最大工作頻率（帶寬）。其次，像任何單端電路，CMOS反相器對(duì)環(huán)境噪聲源高度敏感，如電源，接地噪聲，襯底噪聲和串?dāng)_。在CMOS緩沖器的輸出電壓開(kāi)關(guān)期間，大電流激增使得大型片負(fù)載的波動(dòng)加劇。噪聲源和地線(xiàn)導(dǎo)致噪聲容限減少，以及所有連接到相同電源和地軌的預(yù)驅(qū)動(dòng)器一個(gè)更大的傳播延時(shí)。如圖3（a）和（b），顯示的是同時(shí)驅(qū)動(dòng)8個(gè)使用一個(gè)2-pF電容片的CMOS反相器的輸入輸出電壓和電源接地反彈噪聲。在每個(gè)CMOS反相器中nMOS和pMOS設(shè)備的門(mén)長(zhǎng)寬

9、比分別是20m/0.2m和40m/0.2m。和結(jié)合線(xiàn)相連以及襯在引腳框的電感被設(shè)定為2nH。結(jié)合線(xiàn)電阻是1。很明顯，其它和噪聲源以及地軌相連的CMOS電路受大量不必要的振動(dòng)的影響，可能導(dǎo)致錯(cuò)誤的邏輯轉(zhuǎn)換。實(shí)驗(yàn)在排除片上去耦電容對(duì)突出電源影響的情況下進(jìn)行-關(guān)閉CMOS驅(qū)動(dòng)器的性能上的接地反彈。</p><p><b>　　CML緩沖器</b></p><p>　　CML

10、緩沖器基于差分結(jié)構(gòu)。圖4顯示了基本的差分結(jié)構(gòu)。末端電流Iss為電路提供了輸入獨(dú)立偏置。使用一對(duì)電容的差分電路容易被抵消，比如圖4（a）的，會(huì)消除輸入輸出通過(guò)重疊電容耦合的負(fù)面作用。</p><p>　　各種CML電路的仿真實(shí)驗(yàn)表明，長(zhǎng)溝道晶體管模型仍然產(chǎn)生了一個(gè)很好的關(guān)于這些電路的動(dòng)態(tài)性能的估計(jì)值。因?yàn)镃ML電路是一個(gè)差分電壓擺幅圍繞器件閾值電壓的低壓電路。</p><p>　　差分輸入變

11、化從負(fù)無(wú)窮到正無(wú)窮，每個(gè)差分對(duì)的輸出節(jié)點(diǎn)變化從-到。圖4（b）顯示了與差分輸入相關(guān)的所有輸出節(jié)點(diǎn)的電壓變化。</p><p>　　從圖4（a）可以看到，考慮到全電流開(kāi)關(guān)發(fā)生，最大輸出差分電壓擺幅，僅僅是一個(gè)漏電阻和尾電流的功能。顯然，一個(gè)CML緩沖器的最大輸出擺幅小于CMOS反相器，這使得這個(gè)緩沖區(qū)類(lèi)為低電壓的集成電路設(shè)計(jì)的理想選擇。 當(dāng) 尾電流開(kāi)始運(yùn)作于飽和時(shí)，輸入共模電平達(dá)到最小值。輸入共模

12、電平達(dá)到最大值，當(dāng)晶體管在隔斷或在截止[10]，</p><p>　　Vgs,12是晶體管MN1和MN2共模過(guò)驅(qū)動(dòng)電壓。同樣，共模輸出變化從Vdd到Vdd-RdIss/2。共模輸出電壓由MN1和MN2的閾值電流決定。</p><p>　　差分CML緩沖器的優(yōu)勢(shì)可以通過(guò)觀(guān)察差分輸入信號(hào)的大信號(hào)響應(yīng)來(lái)理解。假設(shè)輸入共模電平以（1）中指定的工作范圍為界，Vin1和Vin2的小的差別將導(dǎo)致相應(yīng)的差

13、動(dòng)電流Id1-Id2，如下：</p><p>　　差動(dòng)電流是輸入差分電壓的奇函數(shù)，因此當(dāng)電路處于平衡狀態(tài)時(shí)，上式將變?yōu)榱?。此外，差分階段比單端階段線(xiàn)性更大，因?yàn)榕懦溯斎胼敵鎏匦缘呐即沃C波。大信號(hào)轉(zhuǎn)導(dǎo)是傳輸特性的斜率：</p><p>　　大信號(hào)跨導(dǎo)隨輸入差分電壓變化，如圖5所示。當(dāng)輸入差分電壓超過(guò)一個(gè)極限的時(shí)候，一個(gè)晶體管承載全部電流Iss，從而關(guān)閉另一個(gè)三極管。</p>

14、<p>　　輸入獨(dú)立的跨導(dǎo)將導(dǎo)致一個(gè)非線(xiàn)性大信號(hào)增益，為了簡(jiǎn)化分析，利用跨導(dǎo)的平均值：    </p><p>　　注意到Gm,avg是(1/)gm,ss，gm,ss是差分對(duì)的小信號(hào)跨導(dǎo)。使用差分信號(hào)的差分對(duì)結(jié)構(gòu)對(duì)共模波動(dòng)不敏感，這使得它成為一個(gè)比CMOS反相器更好的選擇，特別是在低噪聲電路設(shè)計(jì)中，因?yàn)樵肼曋饕亲鳛橐粋€(gè)共模成分出現(xiàn)。此外，同相緩沖器能通過(guò)一個(gè)簡(jiǎn)單

15、的差分結(jié)構(gòu)實(shí)現(xiàn)，而在CMOS反相器中，同相緩沖器由兩個(gè)反相器級(jí)聯(lián)實(shí)現(xiàn)。因此，同相的差分緩沖器具有比CMOS緩沖器低的傳播延遲。當(dāng)且僅當(dāng)一個(gè)完整的電流轉(zhuǎn)換發(fā)生時(shí)，差分結(jié)構(gòu)像CML緩沖器一樣運(yùn)行。為了確保電流開(kāi)關(guān)完全從差分結(jié)構(gòu)一個(gè)邊轉(zhuǎn)換到另一邊，差分輸入電壓必須至少 是ΔVin,max。</p><p><b>　　CML緩沖器設(shè)計(jì)</b></p><p>　　

16、在CML緩沖器，為了達(dá)到最佳的性能，一個(gè)完整的電流轉(zhuǎn)換必須發(fā)生并且尾電流所產(chǎn)生的電流通過(guò)分支。為量化完整的電流轉(zhuǎn)換的基本條件，應(yīng)該考慮在實(shí)踐中，CML緩沖器往往帶動(dòng)另一個(gè)CML緩沖器（例如，一個(gè)錐形緩沖區(qū)鏈），這意味著驅(qū)動(dòng)緩沖器的輸出端連接到被驅(qū)動(dòng)緩沖器的輸入端，如圖6所示。為了滿(mǎn)足電流開(kāi)關(guān)的要求，第一個(gè)CML緩沖器的電壓差必須超過(guò)后面的一級(jí)：</p><p>　　在相同的CML階段的特殊情況下，結(jié)果會(huì)獲得一個(gè)為

17、平衡狀態(tài)下的最大小信號(hào)電壓增益的下界Av。</p><p>　　此外，負(fù)載電阻應(yīng)該很小以降低RC延遲和提高帶寬。為了保證高速運(yùn)轉(zhuǎn)，nMOS晶體管差分對(duì)必須只在飽和運(yùn)行。為了滿(mǎn)足這種要求，在圖中所示的電路圖4（a）項(xiàng)，第一，輸入共模電壓必須在指定的時(shí)間間隔（1）內(nèi);第二，</p><p>　　設(shè)置一個(gè)差分輸出的最大允許電平如下：</p><p>　　在輸出驅(qū)動(dòng)器的特定

18、情況下，高速CML驅(qū)動(dòng)器必須通過(guò)接合線(xiàn)和包跟蹤推動(dòng)一個(gè)大的片負(fù)載。輸出驅(qū)動(dòng)器因此必須有一個(gè)大的電流驅(qū)動(dòng)能力。這意味著圖6中的第二個(gè)CML緩沖器的nMOS晶體管一定要大。一個(gè)大的晶體管有一個(gè)大的柵通道電容，嚴(yán)重降低了傳輸延遲和前段預(yù)驅(qū)動(dòng)級(jí)的電壓擺幅。要減少預(yù)驅(qū)動(dòng)器的傳播延遲，介紹位于第一級(jí)預(yù)驅(qū)動(dòng)器和輸出緩沖區(qū)之間的錐形緩沖區(qū)鏈。它可以很容易地證明，通過(guò)各級(jí)的延時(shí)相等來(lái)獲得最小的延時(shí)[11]。這是通過(guò)逐步擴(kuò)大所有階段一個(gè)常量因素u來(lái)獲得。另

19、一方面，在非常高頻率的芯片封裝接口進(jìn)行適當(dāng)建模為輸電線(xiàn)路是由負(fù)載阻抗終止，這是一個(gè)系列的RC電路（參見(jiàn)圖7）。該系列負(fù)載電阻，Z0，提供高頻率的并行匹配終端到接合線(xiàn)。圖7顯示被N-1級(jí)CML驅(qū)動(dòng)和芯片封裝以傳輸線(xiàn)路為模型的輸出CML驅(qū)動(dòng)器的原理。芯片接合線(xiàn)具有高Q值的電感。因此，芯片封裝接口采用無(wú)損傳輸線(xiàn)是安全的。為了避免潛在的災(zāi)難性的傳輸線(xiàn)效應(yīng)，如緩慢振蕩和傳播延遲，接合線(xiàn)使用串聯(lián)端接源，并在目的地使用并行終端。給予一個(gè)明確的輸出電壓

20、擺幅，和由匹配終端決定的電阻，尾電流很容易計(jì)算。例如，差分輸出電壓擺幅為0.4V50線(xiàn)的驅(qū)動(dòng)器需要偏置</p><p>　　傳播延遲計(jì)算使用開(kāi)路時(shí)間常數(shù)法[12]。例如，圖4（a）中簡(jiǎn)單的低電壓差分階段的延遲。高速CML緩沖器不同的HSPICE仿真結(jié)果表明，由開(kāi)路時(shí)間常數(shù)方法得到的延時(shí)在實(shí)際模擬的10％以?xún)?nèi)。</p><p>　　最大限度地降低CML緩沖器的整體傳播延遲將使整體運(yùn)作頻率顯著

21、增加。對(duì)一個(gè)緩慢變化的輸入信號(hào)，增加了小信號(hào)電壓增益，將進(jìn)一步降低輸出瞬態(tài)變化和輸出的過(guò)渡時(shí)間。在一個(gè)錐形的CML緩沖器中，為了達(dá)到一個(gè)恒定的電壓擺幅，晶體管的尺寸縮小而漏電阻按恒定比例因子縮放。這將導(dǎo)出一個(gè)事實(shí)，緩沖器鏈的各級(jí)的小信號(hào)電壓增益是相同的：</p><p>　　結(jié)果，（5）和（7）給我們提供了平衡狀態(tài)下的最大的小信號(hào)電壓增益的下界是</p><p>　　最后一個(gè)輸出CML緩沖

22、器的漏電阻Rdn由阻抗匹配接合線(xiàn)特點(diǎn)的系列阻抗決定。最后一級(jí)驅(qū)動(dòng)器的Issn通過(guò)使用輸出差分電壓幅擺和Rd計(jì)算。最后一級(jí)CML驅(qū)動(dòng)器中唯一剩下的參數(shù)是源耦合晶體管對(duì)的W/L，可以從最后一級(jí)CML緩沖器利用常規(guī)的模式分析獲得。如果共模輸入電壓在（1）允許的范圍中，那么尾電流將同樣可分為兩個(gè)分支的差分階段，</p><p>　　Vink,cm是緩沖器鏈中第k個(gè)驅(qū)動(dòng)器的共模輸入電壓。Vink,cm由前一級(jí)的輸出共模電壓

23、決定。（9）中的不相等保證了尾電流在飽和區(qū)。考慮到有差分電壓常量擺幅的緩沖器鏈，第k個(gè) CML緩沖器的晶體管對(duì)的最大的W/L可以通過(guò)（10）計(jì)算：</p><p>　　在（10）中，RdIss是一個(gè)CML緩沖器鏈的差分輸出幅擺常量。</p><p>　　如上所述，在CML緩沖器鏈中，最低延時(shí)可以通過(guò)除以同樣多的各級(jí)的延時(shí)獲得。然而，問(wèn)題是需要多少緩沖器來(lái)達(dá)到最佳的延時(shí)。要回答這個(gè)問(wèn)題，要首

24、先推導(dǎo)CML緩沖器鏈中一個(gè)任意選擇的CML階段的傳播延時(shí)。圖8顯示了一個(gè)N階結(jié)構(gòu)中第k階通過(guò)電容驅(qū)動(dòng)另一個(gè)CML有利于延時(shí)的計(jì)算。</p><p>　　圖8中共同節(jié)點(diǎn)Sk+1與電壓變化[10]相比經(jīng)歷了雙頻率變化。第k+1階的門(mén)終端輸入電容比門(mén)源電容Ggs,k+1略小。忽略CMOS器件的通道長(zhǎng)度，并假設(shè)第k+1階的門(mén)終端具有完全差分電壓，各個(gè)門(mén)終端的電流-電壓關(guān)系為：</p><p>　　

25、方程（11）指出，差分對(duì)的大信號(hào)輸入阻抗可以使用非線(xiàn)性的依賴(lài)電壓的有效電容定義。這種有效的輸入電容的值是輸入電壓的功能，從而隨時(shí)間變化的。假設(shè)振幅為Vin,max的正弦輸入，這種有效的電容的時(shí)間平均計(jì)算公式如下：</p><p>　　事實(shí)上，它很容易表明第k+1階的輸入門(mén)終端的輸入電容小于Cgs,k+1。這突出了在高頻率時(shí)差分對(duì)與靜態(tài)CMOS反相器相比的優(yōu)勢(shì)。</p><p>　　第k階的

26、50%延時(shí)是：</p><p>　　作為一個(gè)概括的單級(jí)延遲計(jì)算，考慮一個(gè)使用特性阻抗為的無(wú)損傳輸線(xiàn)的CML緩沖區(qū)鏈。假設(shè)最后一級(jí)CML線(xiàn)路驅(qū)動(dòng)器的晶體管對(duì)柵極寬高比比第一級(jí)大X倍。可以很容易地計(jì)算緩沖區(qū)鏈的總傳播延遲：</p><p>　　有趣的是，延遲和若干階段（或錐因素）之間的功能依賴(lài)是類(lèi)似[13]首次提出在一個(gè)CMOS緩沖器鏈之一。事實(shí)證明，最佳數(shù)量是以下的數(shù)值解：</p>

27、;<p>　　為了進(jìn)一步提高帶寬（減少延遲），中間階段（最后階段）使用圖9說(shuō)明的電感峰值。</p><p>　　此外，通過(guò)包含電阻的分支的延遲漏電阻串聯(lián)電感電流的流動(dòng)，使更多的電流充電設(shè)備電容，減少了上升和下降時(shí)間。從另一個(gè)角度來(lái)看，串聯(lián)負(fù)載電容的電感在CML的傳遞函數(shù)中引入零，這有助于抵消由于寄生電容產(chǎn)生的滾降。對(duì)于任何中間CML階段，電感的優(yōu)化值很容易獲得。由于每個(gè)CML階段被交叉連接的電容抵消

28、，等效半電路模型對(duì)應(yīng)圖10（a）中電路相應(yīng)的中間級(jí)。</p><p>　　圖所示的等效電路圖10（b）是一個(gè)二階電路，表現(xiàn)出其幅度響應(yīng)過(guò)沖。一個(gè)簡(jiǎn)單的計(jì)算表明，以實(shí)現(xiàn)最平坦的頻率響應(yīng)，我們必須有[12]</p><p>　　導(dǎo)致帶寬約比[12]情況下增加了1.7倍多。電感值縮放和漏電阻相同的錐度因素，保持了每個(gè)階段一個(gè)常量延時(shí)。</p><p><b>　

29、　設(shè)備不匹配</b></p><p>　　在第三節(jié)和第四節(jié)進(jìn)行了分析，假設(shè)所有的設(shè)備都是相同的匹配。在制造過(guò)程中的錯(cuò)誤做法，會(huì)引進(jìn)設(shè)備不匹配。不匹配造成三大影響電路的性能，特別是CML緩沖器[10]：（1）直流偏移;（2）有限偶階失真;（3）降低共模抑制。 [10]中可以找到關(guān)于這些影響的每個(gè)細(xì)節(jié)。</p><p>　　著眼于圖7和9顯示的多級(jí)錐形CML緩沖器，直流偏

30、移的最大影響是驅(qū)使錐形CML緩沖器后面階段中運(yùn)行的晶體管進(jìn)入三極管區(qū)域。這一觀(guān)察表明，錐形緩沖器的最后階段暴露出比第一階段更加嚴(yán)重的性能下降。例如，一個(gè)N階錐形CML緩沖器的第M階CML的輸入失調(diào)電壓被加到前面階段的失調(diào)電壓的放大復(fù)本：</p><p>　　Vos,ink代表第k階的輸入失調(diào)電壓，Av,i是第i階的小信號(hào)電壓增益。</p><p>　　在這一點(diǎn)上，我們建立一個(gè)偏移和設(shè)備噪聲

31、之間的比喻。在集成電路的噪聲分析中，電路中的所有噪聲源的影響被返回到輸入中，被稱(chēng)為輸入?yún)⒖荚肼曉碵10]。 輸入?yún)⒖荚肼曉达@示輸入信號(hào)電路的噪聲損壞多少。另一方面，輸出參考噪聲不會(huì)允許公平比較不同電路的性能，因?yàn)樗Q于增益（見(jiàn)[10]）。</p><p>　　類(lèi)似設(shè)備噪聲分析，N階錐形緩沖器鏈的總體偏移電壓被返回到輸入并由一個(gè)電壓源表示，</p><p>　　有趣的是，（18）類(lèi)

32、似于Friis方程[14]提出了電子系統(tǒng)的整體級(jí)聯(lián)噪聲系數(shù)。</p><p>　　第四節(jié)的討論表明所有CML階段的電壓增益是相同的，簡(jiǎn)化（18）：</p><p>　　輸入失調(diào)電壓與平衡過(guò)載電壓成正比，晶體管尺寸不匹配，負(fù)載電阻不匹配[10]。該階段的數(shù)量取決于（15），不能更改。方程（19）規(guī)定的輸入?yún)⒖荚肼曤妷号c電壓增益成反比。一個(gè)有效的減少失調(diào)電壓的辦法就是把電壓增益設(shè)為其最大允許的

33、值，同時(shí)確保（9）將得到滿(mǎn)足。</p><p>　　錐形CML緩沖器的尾電流使用鏡電流設(shè)計(jì)。晶體管不匹配導(dǎo)致[10]中的電流不匹配。這個(gè)電流不匹配和尾電流的W/L成反比，這為電流鏡中晶體管的參考尺寸設(shè)置了設(shè)計(jì)約束。</p><p>　　如前所述，設(shè)備不匹配導(dǎo)致了各個(gè)CML階段的共模排斥減少。事實(shí)上，降低了CML緩沖器的優(yōu)越性能，因?yàn)榇當(dāng)_噪聲轉(zhuǎn)換為差分輸出組件，扭曲了輸出差分信號(hào)。此外，由于

34、MOS器件的寄生電容[0]，共模和差模轉(zhuǎn)換增益隨著頻率增加。在一個(gè)錐形CML緩沖器鏈中，隨后面CML級(jí)的偏置電流被放大，漏電阻縮小。有趣的是，這些現(xiàn)象都導(dǎo)致共模差模轉(zhuǎn)換增益減少。</p><p><b>　　超高速鎖存器設(shè)計(jì)</b></p><p>　　一個(gè)CML鎖存器由輸入跟蹤階段MN1和MN2組成，利用監(jiān)測(cè)跟蹤數(shù)據(jù)變化和交叉耦合再生對(duì)來(lái)存儲(chǔ)數(shù)據(jù)。圖11演示了一個(gè)C

35、MOS CML鎖存電路。</p><p>　　跟蹤和鎖存模式由輸入到差分對(duì)MN5和MN6的時(shí)鐘信號(hào)決定.當(dāng)時(shí)鐘信號(hào)Vclk是高電平，尾電流Iss完全流入跟蹤電路MN5和MN6，于是允許Vout跟蹤Vin。在鎖存模式下，Vclk是低電平，跟蹤階段停止，而鎖存器允許在輸出端保存數(shù)據(jù)。</p><p>　　和CML緩沖器一樣，CML鎖存器以相對(duì)較小的電壓幅擺運(yùn)行，就是2Vthn。圖11允許我們實(shí)

36、現(xiàn)高速鎖存電路。然而，圖11中的鎖存器的設(shè)計(jì)也有一些缺點(diǎn)，當(dāng)電路用0.18um CMOS技術(shù)實(shí)現(xiàn)時(shí)，在非常高的數(shù)據(jù)速率下會(huì)導(dǎo)致一個(gè)完全的操作失敗。主要的限制是一個(gè)單一的尾電流被用于跟蹤和鎖存電路。因此，跟蹤和鎖存電路的偏置密切相關(guān)。這將限制使得鎖存器可靠工作的晶體管的尺寸。在超高速數(shù)據(jù)傳輸速率下，晶體管的寄生電容MN1和MN2，降低了跟蹤操作的最小小信號(hào)增益。于是，尾電流必須足夠高，以實(shí)現(xiàn)更廣泛和更大的跨導(dǎo)的線(xiàn)性范圍。另一方面，在超高頻

37、率下，鎖存電路并不需要大的偏置電流。</p><p>　　觀(guān)察圖12，跟蹤階段和鎖存階段分別優(yōu)化超高速下正確的鎖存階段。注意到讓耦合源對(duì)晶體管獲得大的增益是重要的。這可以通過(guò)對(duì)每個(gè)交叉耦合對(duì)的晶體管取一個(gè)較大的W/L來(lái)獲得。然而，這種技術(shù)大大限制了驅(qū)動(dòng)能力。于是CML鎖存器后面跟了一個(gè)CML緩沖器來(lái)恢復(fù)邏輯電平。</p><p>　　還有一個(gè)潛在的問(wèn)題導(dǎo)致了所提出的電路和傳統(tǒng)對(duì)口的限制。在

38、每個(gè)鎖存器從放大模式過(guò)渡到鎖存模式時(shí)，交叉耦合對(duì)的尾電流必須首先給交叉耦合對(duì)的電容充電，因?yàn)樗_(kāi)始吸收輸出節(jié)點(diǎn)X，Y的電流并改變了邏輯狀態(tài)。這將提高鎖存器正常工作的最低時(shí)鐘周期。</p><p>　　另一種電路如圖13所示，鎖存器晶體管總是吸收來(lái)自節(jié)點(diǎn)X和Y的電流，沒(méi)有必要在鎖存階段建立充電。圖13的電路有幾個(gè)好處。</p><p>　　首先，圖13中的新的CML鎖存器電路并不遭受時(shí)鐘晶體

39、管的漏電流尖峰。當(dāng)輸入時(shí)鐘信號(hào)為高電平的時(shí)候，通過(guò)研究跟蹤模式下的電路使得這種現(xiàn)象更加明顯。追蹤間隔器件，晶體管MN7會(huì)吸收部分尾電流并減少電流尖峰。另一方面，交叉耦合對(duì)MN3-MN4總是啟用，所以在從跟蹤模式到鎖存模式的轉(zhuǎn)換期間并沒(méi)有電流尖峰。在6.4節(jié)實(shí)驗(yàn)驗(yàn)證上述觀(guān)察。</p><p>　　其次，跟蹤模式期間一個(gè)啟用的交叉耦合對(duì)直接導(dǎo)致了節(jié)點(diǎn)X和Y的輸出電壓的上升和下降時(shí)間減少。交叉耦合對(duì)具有負(fù)電阻，降低節(jié)點(diǎn)

40、X和Y上的等效電阻，從而降低輸出電壓的上升和下降時(shí)間。</p><p>　　然而，這種新的鎖存電路比圖11和12中的電路耗費(fèi)了更多的功率。</p><p><b>　　實(shí)驗(yàn)結(jié)果</b></p><p>　　在本節(jié)中，通過(guò)對(duì)單個(gè)和多個(gè)緩沖器階段進(jìn)行實(shí)驗(yàn)來(lái)評(píng)價(jià)CML緩沖器的性能。通過(guò)實(shí)驗(yàn)來(lái)顯示在20GHz數(shù)據(jù)速率下圖12和13所示的新型CML鎖存器

41、的性能。首先，對(duì)比CML緩沖器和CMOS反相器的噪聲易感性。下一步，對(duì)CML緩沖器鏈進(jìn)行HSPICE仿真驗(yàn)證（15）的準(zhǔn)確性。最后，圖12和13所示的鎖存電路和圖11中傳統(tǒng)的CML鎖存器進(jìn)行對(duì)比。</p><p><b>　　噪聲性能</b></p><p>　　一個(gè)CML緩沖器相比傳統(tǒng)的CMOS反相器具有優(yōu)越的噪聲性能，特別是因?yàn)榄h(huán)境噪聲源（例如，串音，接地噪聲）作

42、為共模信號(hào)出現(xiàn)。這將通過(guò)執(zhí)行下列實(shí)驗(yàn)驗(yàn)證。</p><p>　　首先串?dāng)_噪聲用彼此接近的并行互連模擬，如圖14（a）和（b）所示。</p><p>　　我們進(jìn)行性能比較，先是CMOS反相器，然后是CML緩沖器的耦合互連輸出[圖14（a）和（b）]。為了突出CML緩沖器的噪聲性能的優(yōu)越性，圖14中間的線(xiàn)由CMOS反相器驅(qū)動(dòng)。這條線(xiàn)及周邊線(xiàn)加上噪聲是相同的，具有大振幅。CMOS反相器的信號(hào)頻率

43、是3.3GHz，而CML緩沖器是3.5GHz。因此，這個(gè)實(shí)驗(yàn)也顯示CML緩沖器中存在諧波失真性能。所有電路使用0.18um標(biāo)準(zhǔn)CMOS設(shè)計(jì)。</p><p>　　圖15（a）和（b）分別顯示了CMOS反相器和CML緩沖器的輸出信號(hào)。實(shí)驗(yàn)顯示了噪聲波動(dòng)和電壓波形相位偏移180度的最壞情況。圖15（a）中前兩條曲線(xiàn)曲線(xiàn)顯示了CMOS反相器的輸入和輸出電壓波形。第三條曲線(xiàn)顯示了最后一個(gè)反相器階段的輸出。相似的，圖15（

44、b）第一條曲線(xiàn)顯示了第一個(gè)CML緩沖器的輸入端的兩個(gè)輸入。第二條曲線(xiàn)顯示傳輸線(xiàn)輸出端的輸出。第三條曲線(xiàn)顯示最后一級(jí)CML的輸出。</p><p>　　觀(guān)察圖15（a），圖14（a）中CMOS反相器的輸出電壓并不具有軌到軌擺幅，因?yàn)槠渌噜従€(xiàn)的串?dāng)_噪聲。事實(shí)上，這種CMOS反相器無(wú)法產(chǎn)生邏輯電平低。另一方面，在有相鄰線(xiàn)的耦合噪聲的情況下CML緩沖器的功能保持不變，如圖15（b）。</p><p&

45、gt;　　在電源/地噪聲存在的情況下，CML緩沖器顯示了比CMOS反相器更好的性能。電源和地線(xiàn)噪聲對(duì)差分輸出電壓有很小的不利影響。圖16模擬實(shí)際情況，用片上采用分布式RC電路的電源和地線(xiàn)。芯片封裝接口寄生包括接合線(xiàn)和封裝軌跡。驅(qū)動(dòng)片負(fù)載的靜態(tài)CMOS反相器產(chǎn)生電源/地波動(dòng)。圖17（a）和（c）顯示片上的源/地波形，CML緩沖器的單端輸出和差分輸出。差分結(jié)構(gòu)是能夠過(guò)濾共模噪聲并產(chǎn)生一個(gè)準(zhǔn)確的差分輸出，最高約為0.4 V。<

46、/p><p>　　錐形CML緩沖器實(shí)驗(yàn)</p><p>　　類(lèi)似CMOS錐形緩沖器，單個(gè)CML緩沖器并不足以驅(qū)動(dòng)片負(fù)載。然而，CML錐形緩沖器比CMOS錐形緩沖器有更多的設(shè)計(jì)。CML緩沖器保證有一個(gè)優(yōu)越的高頻性能，只要考慮第三節(jié)解釋的設(shè)計(jì)準(zhǔn)則。</p><p>　　圖18（a）顯示了對(duì)于不同X值的數(shù)量的CML級(jí)聯(lián)的傳播延時(shí)，X是片外負(fù)載和第一個(gè)預(yù)驅(qū)動(dòng)器的負(fù)載阻抗之間的比

47、例。緩沖器階段的最佳數(shù)目介于3和4之間。就階數(shù)而言，CML錐形緩沖器和CMOS錐形緩沖器的延時(shí)幾乎是相同的。然而，對(duì)于一個(gè)給定值，CML緩沖器鏈的總的延時(shí)比CMOS緩沖器鏈要少。請(qǐng)記住，CMOS反相器的50%延時(shí)和nMOS以及pMOS的跨導(dǎo)參數(shù)成反比，和負(fù)載電容[1]成正比。根據(jù)（13），CML緩沖器的傳播延時(shí)和負(fù)載電容以及漏電阻成正比。pMOS晶體管較大的閾值電壓和較低的漂移速度導(dǎo)致使用相同尺寸的晶體管時(shí)，CMOS反相器的延時(shí)比CML

48、緩沖器大。</p><p><b>　　電感峰值</b></p><p>　　電感峰值，被提出作為加速緩沖區(qū)響應(yīng)的高效率和簡(jiǎn)單的電路技術(shù)。</p><p>　　圖19（b）和（c）分別證明了有和沒(méi)有感性峰值的CML緩沖器的輸出電壓。電感值是2nH，信號(hào)頻率是5GHz運(yùn)行于SONER/SDH OC-48。由于電感的存在，CML緩沖器的輸出電壓有較

49、大的振幅和更快的上升下降時(shí)間。</p><p><b>　　CML鎖存器</b></p><p>　　通過(guò)分別納入這些數(shù)據(jù)輸入速率為20Gb/s和時(shí)鐘信號(hào)半速率為10Gb/s的超高速觸發(fā)器來(lái)比較鎖存電路的性能。實(shí)際輸出是20Gb/s數(shù)據(jù)流解復(fù)用得到的10Gb/s數(shù)據(jù)流。四個(gè)鎖存器用來(lái)建立雙邊沿觸發(fā)觸發(fā)器。觸發(fā)器的第一個(gè)鎖存器驅(qū)動(dòng)一個(gè)鎖存器，而第二個(gè)驅(qū)動(dòng)一個(gè)CML緩沖器

50、。為了執(zhí)行一個(gè)有意義的比較，所有的鎖存器按相同的電平，晶體管尺寸和漏電阻設(shè)計(jì)。圖12的鎖存器電路在超高數(shù)據(jù)輸入頻率與圖11的相比有更好的性能。圖20和21分別顯示了在20GHz數(shù)據(jù)率時(shí)由圖11和12所示的鎖存器電路構(gòu)成的主從觸發(fā)器的輸出。由傳統(tǒng)CML鎖存器構(gòu)成的觸發(fā)器的輸出節(jié)點(diǎn)產(chǎn)生較大振鈴，會(huì)導(dǎo)致操作錯(cuò)誤。振鈴會(huì)大幅減少由圖12所示鎖存器構(gòu)成的觸發(fā)器的輸出電壓。另外，輸出信號(hào)瞬變比傳統(tǒng)觸發(fā)器小。圖22顯示了基于圖13的鎖存電路的觸發(fā)器的

51、輸出電壓。無(wú)論（20）還是（21），輸出電壓都顯示更小的上升和下降時(shí)間并且過(guò)渡邊緣清晰。</p><p>　　如第五節(jié)所述，圖13的鎖存電路也減少了尾電流的電流尖峰。這個(gè)觀(guān)察被對(duì)應(yīng)于圖11-13鎖存電路的圖23-25電流波形的比較證實(shí)。圖11鎖存器的尾電流MNn5-MNn6和圖12鎖存器的尾電流MNn5，MNn8顯示了尖峰，而圖13鎖存器的尾電流MNn5和MNn8并沒(méi)有任何尖峰。</p><p

52、><b>　　總結(jié)</b></p><p>　　在本文中，我們調(diào)查了CML緩沖器和鎖存器設(shè)計(jì)的重要難題。提出了一個(gè)系統(tǒng)設(shè)計(jì)錐形CML緩沖器鏈的設(shè)計(jì)過(guò)程。我們證明了在有環(huán)境噪聲源的情況下CML緩沖器的差分結(jié)構(gòu)使得它的功能更加強(qiáng)大。介紹了兩個(gè)新的20GHz的再生鎖存電路。實(shí)驗(yàn)結(jié)果表明，新的鎖存器結(jié)構(gòu)相比傳統(tǒng)的CML鎖存電路有更好的性能。通過(guò)實(shí)驗(yàn)和有效的模型分析，它也表明，為什么CML緩沖器