畢業(yè)設(shè)計(jì)---簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)

1、<p><b>　　畢業(yè)設(shè)計(jì)（論文）</b></p><p><b>　　畢業(yè)設(shè)計(jì)指導(dǎo)任務(wù)書</b></p><p><b>　　畢業(yè)設(shè)計(jì)題目</b></p><p>　　簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)</p><p>　　學(xué)生姓名

2、 專 業(yè) </p><p>　　指導(dǎo)教師 職 稱 高級(jí)工程師 </p><p>　　畢業(yè)設(shè)計(jì)教師指導(dǎo)記錄表</p&

3、gt;<p>　　班級(jí) 指導(dǎo)教師 </p><p><b>　　目 錄</b></p><p><b>　　第一章 緒論1</b></p><p><b>　　1.1 概述1&

4、lt;/b></p><p>　　1.2 設(shè)計(jì)的任務(wù)與要求2</p><p>　　第二章 數(shù)字頻率計(jì)基本的設(shè)計(jì)2</p><p>　　2.1 設(shè)計(jì)方案的論證及方塊圖2</p><p>　　2.1.1 設(shè)計(jì)方案論證6</p><p>　　2.1.2 設(shè)計(jì)方塊圖6</p><p

5、>　　2.2 數(shù)字頻率計(jì)的工作原理9</p><p>　　2.2.1 數(shù)字頻率計(jì)原理圖9</p><p>　　2.2.2 數(shù)字頻率計(jì)工作原理10</p><p>　　2.3 數(shù)字頻率計(jì)元件的選擇與計(jì)算10</p><p>　　第三章 數(shù)字頻率計(jì)的制作與分類11</p><p>　　3.1 數(shù)

6、字頻率計(jì)的制作方法11</p><p>　　3.2 數(shù)字頻率計(jì)的分類11</p><p>　　3.3 數(shù)字頻率計(jì)的調(diào)試13</p><p>　　第四章 結(jié)束語(yǔ)14</p><p><b>　　參考文獻(xiàn)15</b></p><p><b>　　致謝16</b>

7、</p><p><b>　　附錄17</b></p><p><b>　　摘 要</b></p><p>　　本設(shè)計(jì)是以FPGA為控制核心，利用TL3116比較器和LM211比較器將輸入的信號(hào)變換成為方波，然后利用FPGA對(duì)方波進(jìn)行計(jì)數(shù)來(lái)測(cè)量周期、頻率和脈寬，并且在液晶顯示器上顯示測(cè)得的相關(guān)數(shù)據(jù)。本設(shè)計(jì)還擴(kuò)展了相位測(cè)

8、量功能，先用FPGA產(chǎn)生雙路信號(hào)，經(jīng)過(guò)DAC08產(chǎn)生正弦波，然后利用FPGA對(duì)產(chǎn)生信號(hào)進(jìn)行相位測(cè)量。本設(shè)計(jì)基本達(dá)到要求，可以滿足幅度、頻率及誤差的要求，而且本設(shè)計(jì)還可以測(cè)量1Hz~10MHz的頻率和測(cè)量2Hz~1KHz占空比，完成了兩項(xiàng)發(fā)揮部分的要求。</p><p>　　關(guān)鍵詞：FPGA、比較器、放大器、D/A</p><p><b>　　第一章 緒論</b>&l

9、t;/p><p>　　在當(dāng)今電子系統(tǒng)非常廣泛的應(yīng)用領(lǐng)域內(nèi)，到處可見到處理離散信息的數(shù)字電路。供消費(fèi)用的微波爐和電視、先進(jìn)的工業(yè)控制系統(tǒng)、空間通訊系統(tǒng)、交通控制雷達(dá)系統(tǒng)、醫(yī)院急救系統(tǒng)等在設(shè)計(jì)過(guò)程中無(wú)一不用到數(shù)字技術(shù)。數(shù)字電路制造工業(yè)的進(jìn)步，使得系統(tǒng)設(shè)計(jì)人員能在更小的空間內(nèi)實(shí)現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。</p><p><b>　　1.1 概述</b></

10、p><p>　　集成電路的類型很多，從大的方面可分為模擬和數(shù)字集成電路兩大類。雖然它們都可模擬具體的物理過(guò)程，但其工作方式有著很大的不同。甚至可能完全不同。電路中的工作信號(hào)通常是用電脈沖表示的數(shù)字信號(hào)。這種工作方式的信號(hào)，可以表達(dá)2種截然不同的現(xiàn)象。如以有脈沖表示“1”，無(wú)脈沖便表示“0”；以“1”表示“真”，則“0”便表示“假”，等等。反之亦然。這就是“數(shù)字信號(hào)”的含義。所以，“數(shù)字量”不是連續(xù)變化的量，其大小往往

11、并不改變，但在時(shí)間分布上卻有著嚴(yán)格的要求，這是數(shù)字電路的一個(gè)特點(diǎn)。數(shù)字集成電路具有結(jié)構(gòu)簡(jiǎn)單（如其中的晶體管是工作于飽和與截止2種狀態(tài)，一般不設(shè)偏置電流）和同類型電路單元多（如一個(gè)計(jì)數(shù)系統(tǒng)需要很多同類型的觸發(fā)器和門電路）的特點(diǎn)，因而容易實(shí)現(xiàn)高集成度和歸一化。由于數(shù)字集成電路與電子計(jì)算機(jī)的發(fā)展緊密相關(guān)，因而發(fā)展很快，目前已是集成電路中產(chǎn)量最高、集成度最大的一種器件。</p><p>　　1.2 設(shè)計(jì)的任務(wù)與要求&

12、lt;/p><p>　　這次我設(shè)計(jì)的課題主要是設(shè)計(jì)并制作一個(gè)簡(jiǎn)易數(shù)字頻率計(jì)。頻率計(jì)又稱為頻率計(jì)數(shù)器，是一種專門對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。其最基本的工作原理為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段T內(nèi)的周期個(gè)數(shù)為N時(shí)，則被測(cè)信號(hào)的頻率f=N/T。下面做詳細(xì)的分析和具體的設(shè)計(jì)。</p><p>　　第二章 簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)</p><p>　　2.1 設(shè)計(jì)方案的論證及

13、方塊圖</p><p>　　一. DDS的簡(jiǎn)單介紹</p><p>　　DDS同 DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。 </p&g

14、t;<p>　　一塊DDS芯片中主要包括頻率控制寄存器、高速相位累加器和正弦計(jì)算器三個(gè)部分（如Q2220）。頻率控制寄存器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而相位累加器根據(jù)頻率控制碼在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行相位累加，得到一個(gè)相位值；正弦計(jì)算器則對(duì)該相位值計(jì)算數(shù)字化正弦波幅度（芯片一般通過(guò)查表得到）。DDS芯片輸出的一般是數(shù)字化的正弦波，因此還需經(jīng)過(guò)高速D/A轉(zhuǎn)換器和低通濾波器才能得到一個(gè)可用的模擬頻率信號(hào)。

15、</p><p>　　另外，有些DDS芯片還具有調(diào)幅、調(diào)頻和調(diào)相等調(diào)制功能及片內(nèi)D/A變換器（如AD7008）。</p><p>　　DDS也是藥物傳遞系統(tǒng)的意思。 </p><p><b>　　二. FPGA </b></p><p>　　2.1 FPGA簡(jiǎn)介</p><p>　　目前以硬件描述

16、語(yǔ)言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。 </p><p>

17、　　系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。 </p><p>　　FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠

18、商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。 </p><p>　　早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而FPGA通

19、常是在幾萬(wàn)到幾百萬(wàn)。 </p><p>　　CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 </p><p>

20、　　CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。</p><p>　　2.2 FPGA工作原理</p><p>　　FPGA采用了邏輯單元陣列

21、LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有： </p><p>　　（1）. 采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 </p><p>

22、;　?。?）. FPGA可做其它全定制或半定制ASIC電路的中試樣片。 </p><p>　?。?）. FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 </p><p>　?。?）. FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。</p><p>　?。?）. FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。</p&

23、gt;<p>　　可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。</p><p>　　FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 </p><p>　　加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后

24、，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。</p><p>　　2.1.1 設(shè)計(jì)方案論證</p><p>　?。?）控制核心的選擇<

25、;/p><p>　　采用以FPGA為控制核心，所有編程語(yǔ)言圍繞FPGA進(jìn)行描述。</p><p>　　因?yàn)镕PGA是現(xiàn)場(chǎng)可編程邏輯器件，運(yùn)算速度快，精度高，而且功耗低。</p><p>　?。?）比較器方案的選擇</p><p>　　選用TL3116和LM211高速比較器來(lái)處理輸入信號(hào)，使其被整成方波。</p><p>　

26、　因?yàn)長(zhǎng)M211比較器在1MHz以下的整形效果和好，而TL3116比較器的帶寬很寬，可以達(dá)到13MHz左右，滿足題目要求的10MHz，并且它在高頻部分的整形效果好。</p><p>　　4.3數(shù)字式移相信號(hào)發(fā)生器的選擇</p><p>　　采用DDS技術(shù)實(shí)現(xiàn)。設(shè)計(jì)兩路時(shí)鐘相位加法器：一路寫入頻率控制字，另一路在前一路的基礎(chǔ)上疊加一相差控制字。按相加后的兩路地址分別對(duì)預(yù)先寫入 波形數(shù)據(jù)的兩塊

27、ROM進(jìn)行尋址讀數(shù)，ROM的輸出送往DA即能得到同頻、帶移相信息的兩路波形信號(hào)。幅度控制通過(guò)兩級(jí)DA實(shí)現(xiàn)，能方便地對(duì)相差、幅 度進(jìn)行控制。</p><p>　　2.1.2 設(shè)計(jì)方塊圖</p><p>　　（1）系統(tǒng)組成及方框圖</p><p>　　經(jīng)過(guò)上述系統(tǒng)方案的論證與比較，設(shè)計(jì)系統(tǒng)的最終方案如下：系統(tǒng)由FPGA、放大器THS3201、比較器TL3016、比較器

28、LM211、LM393、模擬開關(guān)、DAC08和液晶顯示組成。系統(tǒng)結(jié)構(gòu)框圖如圖5.1所示。</p><p>　?。?）主要電路模塊的設(shè)計(jì)</p><p>　?。?）比較整形電路的設(shè)計(jì)</p><p>　　本設(shè)計(jì)采用遲滯比較器電路來(lái)實(shí)現(xiàn)信號(hào)的整形。圖5.2.1所示是低頻比較整形電路，圖5.2.2所示是高頻比較整形電路。本設(shè)計(jì)采用LM211比較器組成低頻同相輸入的遲滯比較

29、器和采用TL3116比較器組成高頻同相輸入的遲滯比較器，而且采用正反饋，使其輸出波形的穩(wěn)定，效果較好。</p><p>　　圖5.2.1低頻比較整形電路</p><p>　　圖5.2.2高頻比較整行電路</p><p>　?。?） D/A轉(zhuǎn)換電路的設(shè)計(jì)</p><p>　　圖5.3是D/A轉(zhuǎn)換電路電路。該電路用FPGA給DAC08傳送8位數(shù)據(jù)

30、，然后經(jīng)過(guò)D/A轉(zhuǎn)換產(chǎn)生正弦信號(hào)，這樣便可以通過(guò)LM393放大進(jìn)行相位的測(cè)量。</p><p>　　圖5.3 D/A轉(zhuǎn)換電路</p><p>　　（5） 放大電路的設(shè)計(jì)</p><p>　　圖5.4是放大電路。該電路采用兩個(gè)二極管IN4007將電平穩(wěn)壓到±0.7V左右，然后通過(guò)放大器THS3201放大，放大系數(shù)通過(guò)10K的滑動(dòng)變阻器可調(diào)。</p>

31、;<p>　　圖5.4放大電路設(shè)計(jì)</p><p>　?。?）理論分析與計(jì)算</p><p>　　如圖5.2.1所示，本設(shè)計(jì)采用的R3為470歐,R4為10K, ,由公式和計(jì)算得，門限電壓為±0.0449V,因?yàn)轭}目要求的最小電壓為0.5V,所以門限電壓的設(shè)定滿足條件。</p><p>　　如圖5.2.2所示，本設(shè)計(jì)采用的R7為470歐,R8

32、為4.7K, ,由公式和計(jì)算得，門限電壓為±0.0909V,因?yàn)轭}目要求的最小電壓為0.5V,所以門限電壓的設(shè)定滿足條件。</p><p>　　2.2 數(shù)字頻率計(jì)的工作原理</p><p>　　比較器是由運(yùn)算放大器發(fā)展而來(lái)的，比較器電路可以看作是運(yùn)算放大器的一種應(yīng)用電路。由于比較器電路應(yīng)用較為廣泛，所以開發(fā)出了專門的比較器集成電路。    由運(yùn)算

33、放大器組成的差分放大器電路，輸入電壓VA經(jīng)分壓器R2、R3分壓后接在同相端，VB通過(guò)輸入電阻R1接在反相端，RF為反饋電阻，若不考慮輸入失調(diào)電壓，則其輸出電壓Vout與VA、VB及4個(gè)電阻的關(guān)系式為：Vout=(1+RF/R1)·R3/(R2+R3)VA-(RF/R1)VB。若R1=R2，R3=RF，則Vout=RF/R1(VA-VB)，RF/R1為放大器的增益。當(dāng)R1=R2=0(相當(dāng)于R1、R2短路)，R3=RF=∞(相當(dāng)于

34、R3、RF開路)時(shí)，Vout=∞。增益成為無(wú)窮大，其電路圖就形成圖4(b)的樣子，差分放大器處于開環(huán)狀態(tài)，它就是比較器電路。實(shí)際上，運(yùn)放處于開環(huán)狀態(tài)時(shí)，其增益并非無(wú)窮大，而Vout輸出是飽和電壓，它小于正負(fù)電源電壓，也不可能是無(wú)窮大。</p><p>　　2.2.1 數(shù)字頻率計(jì)原理圖</p><p>　　從圖中可以看出，比較器電路就是一個(gè)運(yùn)算放大器電路處于開環(huán)狀態(tài)的差分放大器電路。&#

35、160;   同相放大器電路如下圖所示。如果圖中RF=∞，R1=0時(shí)，它就變成與圖4(b)一樣的比較器電路了。圖5中的Vin相當(dāng)于圖4(b)中的VA。</p><p>　　2.2.2 雙路防盜報(bào)警器電路工作原理</p><p>　　從圖中可以看出，比較器電路就是一個(gè)運(yùn)算放大器電路處于開環(huán)狀態(tài)的差分放大器電路。    同相放大器電路如下圖

36、所示。如果圖中RF=∞，R1=0時(shí)，它就變成與圖4(b)一樣的比較器</p><p>　　第三章 數(shù)字頻率計(jì)的制作與分類</p><p>　　3.1 數(shù)字頻率計(jì)的制作方法</p><p>　　經(jīng)過(guò)上述系統(tǒng)方案的論證與比較，設(shè)計(jì)系統(tǒng)的最終方案如下：系統(tǒng)由FPGA、放大器THS3201、比較器TL3016、比較器LM211、LM393、模擬開關(guān)、DAC08和液晶顯示

37、組成。系統(tǒng)結(jié)構(gòu)框圖如圖5.1所示。</p><p>　　3.2 數(shù)字頻率計(jì)的分類</p><p>　?。?）比較整形電路的設(shè)計(jì)</p><p>　　本設(shè)計(jì)采用遲滯比較器電路來(lái)實(shí)現(xiàn)信號(hào)的整形。圖5.2.1所示是低頻比較整形電路，圖5.2.2所示是高頻比較整形電路。本設(shè)計(jì)采用LM211比較器組成低頻同相輸入的遲滯比較器和采用TL3116比較器組成高頻同相輸入的遲滯比較

38、器，而且采用正反饋，使其輸出波形的穩(wěn)定，效果較好。</p><p>　　圖5.2.1低頻比較整形電路</p><p>　　圖5.2.2高頻比較整行電路</p><p>　　（2） D/A轉(zhuǎn)換電路的設(shè)計(jì)</p><p>　　圖3.3是D/A轉(zhuǎn)換電路電路。該電路用FPGA給DAC08傳送8位數(shù)據(jù)，然后經(jīng)過(guò)D/A轉(zhuǎn)換產(chǎn)生正弦信號(hào)，這樣便可以通過(guò)LM

39、393放大進(jìn)行相位的測(cè)量。</p><p>　　圖3.3 D/A轉(zhuǎn)換電路</p><p>　?。?） 放大電路的設(shè)計(jì)</p><p>　　圖5.4是放大電路。該電路采用兩個(gè)二極管IN4007將電平穩(wěn)壓到±0.7V左右，然后通過(guò)放大器THS3201放大，放大系數(shù)通過(guò)10K的滑動(dòng)變阻器可調(diào)。</p><p>　　圖5.4放大電路設(shè)計(jì)&l

40、t;/p><p>　　（4）理論分析與計(jì)算</p><p>　　如圖5.2.1所示，本設(shè)計(jì)采用的R3為470歐,R4為10K, ,由公式和計(jì)算得，門限電壓為±0.0449V,因?yàn)轭}目要求的最小電壓為0.5V,所以門限電壓的設(shè)定滿足條件。</p><p>　　如圖5.2.2所示，本設(shè)計(jì)采用的R7為470歐,R8為4.7K, ,由公式和計(jì)算得，門限電壓為±

41、;0.0909V,因?yàn)轭}目要求的最小電壓為0.5V,所以門限電壓的設(shè)定滿足條件。</p><p>　　3.3 數(shù)字頻率計(jì)的調(diào)試</p><p>　?。?）頻率、周期測(cè)量的程序設(shè)計(jì)</p><p>　　該程序?qū)Σ煌念l率段采用不同的計(jì)數(shù)個(gè)數(shù)。在1kHz以下，程序采用在輸入信號(hào)的一個(gè)周期內(nèi)，測(cè)量晶振計(jì)數(shù)個(gè)數(shù)，然后將這個(gè)周期內(nèi)計(jì)的數(shù)乘上晶振周期，就大致得到輸入信號(hào)的周期

42、。在1kHz~100kHz的情況下，程序采用在輸入信號(hào)的1000個(gè)周期內(nèi)，測(cè)量晶振計(jì)數(shù)個(gè)數(shù)，然后將這1000個(gè)周期內(nèi)計(jì)的數(shù)乘上晶振周期，然后除以1000，就大致得到輸入信號(hào)的周期。在100kHz~1MHz的情況下，程序采用在輸入信號(hào)的5000個(gè)周期內(nèi)，測(cè)量晶振計(jì)數(shù)個(gè)數(shù)，然后將這5000周期內(nèi)計(jì)的數(shù)乘上晶振周期，然后除以5000，就大致得到輸入信號(hào)的周期。在1MHz以上的情況下，程序采用在輸入信號(hào)的10000個(gè)周期內(nèi)，測(cè)量晶振計(jì)數(shù)個(gè)數(shù)，然

43、后將這10000周期內(nèi)計(jì)的數(shù)乘上晶振周期，然后除以10000，就大致得到輸入信號(hào)的周期。</p><p>　?。?） DDS產(chǎn)生正弦波的程序設(shè)計(jì)</p><p>　　先用VC編程產(chǎn)生一個(gè)正弦表，并將它存入ROM中。接著，通過(guò)相位累加器不停的累加，也即不停地查表,不停地把波形數(shù)據(jù)送到D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量輸出, 從而合成波形輸出。相位累加器累加到一定數(shù)值后, 其輸出將會(huì)溢出,產(chǎn)生的波形存儲(chǔ)

44、器的地址數(shù)值就會(huì)循環(huán)一次,意味著輸出的波形完成了一個(gè)周期。所以改變頻率控制字,就可以改變累加器的循環(huán)頻率,</p><p><b>　　6.2程序流程圖</b></p><p><b>　　圖5.5程序流程圖</b></p><p><b>　　第四章 結(jié)束語(yǔ)</b></p><

45、p>　　在這次畢業(yè)設(shè)計(jì)中，為了做好這次設(shè)計(jì)，我花費(fèi)了很多時(shí)間，有時(shí)也有放棄的念頭，但是為了完成它我還是堅(jiān)持了下來(lái)，在做課程設(shè)計(jì)的過(guò)程中，我深深地感受到了自己所學(xué)到知識(shí)的有限，明白了只學(xué)好課本上的知識(shí)是不夠的，要通過(guò)圖書館和互聯(lián)網(wǎng)等各種渠道來(lái)擴(kuò)充自己的知識(shí)。</p><p>　　首先設(shè)計(jì)了整個(gè)系統(tǒng)的方案，開始收集資料，做好整個(gè)設(shè)計(jì)后交給老師修改，老師修改后反饋回來(lái)，才發(fā)現(xiàn)自己還很多漏洞，從中發(fā)現(xiàn)了自己做事不細(xì)

46、心的壞習(xí)慣。發(fā)現(xiàn)要做好一件是不是那么簡(jiǎn)單的。但也不是那么難，敷衍是不可以的，要認(rèn)真的去做每件事情。</p><p>　　一篇優(yōu)秀的論文不是寫出來(lái)的，而是修改出來(lái)的，這需要的是耐心，還要用心。在簡(jiǎn)易頻率計(jì)設(shè)計(jì)過(guò)程中，我遇到的問(wèn)題很多，有些是在自己技術(shù)上有一定的能力，每當(dāng)無(wú)法實(shí)現(xiàn)自己的想法的時(shí)候，我就會(huì)出現(xiàn)浮躁的情緒，但是我沒(méi)有放棄，而是適時(shí)地橋接自己的心態(tài)，在同學(xué)和老師的幫助下，終于完成了初次設(shè)計(jì)。我覺得越是自己不

47、懂的東西越要去學(xué)，在學(xué)習(xí)的過(guò)程中你會(huì)收獲很多，其中一點(diǎn)就是互相學(xué)習(xí)是最好的學(xué)習(xí)途徑，在學(xué)習(xí)之后你會(huì)感覺到很有成就感。</p><p>　　在整個(gè)畢業(yè)論文設(shè)計(jì)的過(guò)程中我學(xué)到了做任何事情所要有的態(tài)度和心態(tài)，首先我明白了做學(xué)問(wèn)要一絲不茍，對(duì)于出現(xiàn)的任何問(wèn)題和偏差都不要輕視，要通過(guò)正確的途徑去解決，在做事情的過(guò)程中要有耐心和毅力，不要一遇到困難就打退堂鼓，只要堅(jiān)持下去就可以找到思路去解決問(wèn)題的。在工作中要學(xué)會(huì)與人合作的態(tài)

48、度，認(rèn)真聽取別人的意見.</p><p>　　論文的順利完成，首先我要感謝我的指導(dǎo)老師于魯冀老師以及周圍同學(xué)朋友的幫助，感謝他們提出寶貴的意見和建議。另外，要感謝在大學(xué)期間所有傳授我知識(shí)的老師，是你們的悉心教導(dǎo)使我有了良好的專業(yè)課知識(shí)，這也是論文得以完成的基礎(chǔ)。</p><p>　　此次論文也是在大學(xué)的最后一次答卷了，也是我人生在學(xué)校的最后一次答卷了，也為自己大學(xué)生活劃上了一個(gè)圓滿的句號(hào)，

49、也為將來(lái)的人生之路做好了一個(gè)很好的鋪墊。</p><p><b>　　參考文獻(xiàn)：</b></p><p>　　[1] 謝自美主編.《電子線路設(shè)計(jì).實(shí)驗(yàn).測(cè)試》（第三版）.武漢：華中科技大學(xué)出版社，2005.</p><p>　　[2] 李群芳，張士軍，黃建.《單片微型計(jì)算機(jī)與接口技術(shù)（第二版）》.北京：電子工業(yè)出版社，2005.</p&g

50、t;<p>　　[3] 譚浩強(qiáng).《C程序設(shè)計(jì)教程》.北京：清華大學(xué)出版社，2007.</p><p>　　[4]黃智偉. 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽電路設(shè)計(jì)[M].北京：北京航空航天出版社，2006.</p><p>　　[5]黃智偉. 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽系統(tǒng)設(shè)計(jì)[M].北京：北京航空航天出版社，2006.</p><p>　　[6]康華光. 電子技術(shù)

51、基礎(chǔ)模擬部分（第四版）.北京：高等教育出版社，2003.</p><p><b>　　致謝 ：</b></p><p>　　zz老師對(duì)我的辛勤指導(dǎo)，以及幫助過(guò)我的同學(xué)</p><p><b>　　附錄 ：</b></p><p><b>　　原理圖：</b></p>