波形發(fā)生器畢業(yè)設(shè)計論文

1、<p><b>　　緒論</b></p><p>　　波形發(fā)生器是一種廣泛應(yīng)用于電子電路，自動控制和科學(xué)實驗等領(lǐng)域的信號源。比如電參量的測量、雷達(dá)、通信、電子對抗與電子系統(tǒng)、宇航和嚴(yán)控遙測技術(shù)等等，從某種意義上說高品質(zhì)信號源更是實現(xiàn)高性能指標(biāo)的關(guān)鍵，很多現(xiàn)代電子設(shè)備和系統(tǒng)的功能都直接依賴于所用信號源的性能，因此，高品質(zhì)信號源被人們喻為眾多電子系統(tǒng)的“心臟”。隨著通信、雷達(dá)的不斷發(fā)展

2、，多信號源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率的個數(shù)以及信號波形的形狀提出越來越多的要求。為了提高信號源輸出頻率穩(wěn)定度，可以采用晶體振蕩器等方法來解決。為了滿足頻率個數(shù)多的要求，可以采用頻率合成技術(shù)，即通過對頻率進(jìn)行加減乘除運(yùn)算，可從一個高穩(wěn)定度和高精確度的標(biāo)準(zhǔn)頻率源，產(chǎn)生大量的具有同一穩(wěn)定度和精確度的不同頻率。</p><p>　　運(yùn)用DDS技術(shù)是設(shè)計波形發(fā)生器的一種通用手段，DDS不僅可以產(chǎn)生正弦波同時

3、也可以產(chǎn)生任意波，這是其他頻率合成方式所不具有的特點，任意波在各個領(lǐng)域有著廣泛的應(yīng)用。通過DDS這種方法產(chǎn)生任意波是一種簡單，低成本的方法，通過增加波形點數(shù)可以使輸出達(dá)到很高的精度，這都是其他方法所無法比擬的。</p><p>　　自80年代以來各國都在研制DDS產(chǎn)品，并廣泛應(yīng)用于各個領(lǐng)域。其中以AD公司的產(chǎn)品比較有代表性。如AD7008、AD9850、AD9851、AD9852、AD9858等。其系統(tǒng)時鐘頻率從

4、30MHz到300MHz不等，其中的AD9858系統(tǒng)時鐘更是達(dá)到了lGHz。這些芯片還具有調(diào)制功能。如AD7008可以產(chǎn)生正交調(diào)制信號，而AD9852也可以產(chǎn)生FSK、PSK、線性調(diào)頻以及幅度調(diào)制的信號。這些芯片集成度高，內(nèi)部都集成了D/A轉(zhuǎn)換器，精度最高可達(dá)12bit。同時都采用了一些優(yōu)化設(shè)計來提高性能。如這些芯片中大多采用了流水技術(shù)，通過流水技術(shù)的使用，提高了相位累加器的工作頻率，從而使得DDS芯片的輸出頻率可以進(jìn)一步提高。通過運(yùn)用

5、流水技術(shù)在保證相位累加器工作頻率的前提下，相位累加器的字長可以設(shè)計得更長，如AD9852的相位累加器達(dá)到了48位。而不是之前型號的32位，這樣輸出信號的頻率分辨率大大提高了。 </p><p>　　運(yùn)用DDS技術(shù)生產(chǎn)的DDS任意波型信號發(fā)生器是較新的一類信號源，并且已經(jīng)廣泛投入使用。它不僅能產(chǎn)生傳統(tǒng)函數(shù)信號發(fā)生器能產(chǎn)生的正弦波、方波、三角波、鋸齒波，還可以產(chǎn)生任意編輯的波形。由于DDS的自身特點，還可以很容易的產(chǎn)

6、生一些數(shù)字調(diào)制信號，如FSK、PSK等。一些高端的信號發(fā)生器甚至可以產(chǎn)生通訊信號。同時輸出波形的頻率分辨率、頻率精度等指標(biāo)也有很大的提高。如HP公司的HP33120可以產(chǎn)生lOmHz-15MHz的正弦波和方波，同時還可以產(chǎn)生lOmHz-5MHz的任意波形，還具備調(diào)制功能，可以產(chǎn)生AM、FM、FSK、猝發(fā)、掃頻等信號。HP公司的HP33250可以產(chǎn)生1uHz-80MHz的正弦波和方波，產(chǎn)生1uHz到25MHz的任意波形。BK PRECIS

7、ION公司的4070A型函數(shù)級任意波形發(fā)生器產(chǎn)生的正弦波和方波輸出頻率DC-21．5MHz，頻率分辨率10mHZ。同時還具有AM、FM、PM、SSB、BPSK、FSK、猝發(fā)、DTMFGeneration和DTMFDetection的功能。并且具有了和PC機(jī)良好的接口，可以通過WINDOWS界面的程序進(jìn)行任意波形的編輯。</p><p>　　除了在儀器中的應(yīng)用外，DDS在通信系統(tǒng)和雷達(dá)系統(tǒng)中也有很重要的用途。通過D

8、DS可以比較容易的產(chǎn)生一些通信中常用的調(diào)制信號如：頻移鍵控(FSK)、二進(jìn)制相移鍵控(BPSK)和正交相移鍵控(QPSK)等。DDS可以產(chǎn)生兩路相位嚴(yán)格正交的信號，在正交調(diào)制和解調(diào)中的到廣泛應(yīng)用，是一種很好的本振源。</p><p>　　此外隨著集成電路制造工藝的逐步提高，通過采用先進(jìn)的工藝和低功耗的設(shè)計，數(shù)字集成電路的工作速度已經(jīng)有了很大的提高?，F(xiàn)在最新的DDS芯片工作頻率已經(jīng)可以達(dá)到1GHz，這樣就可以產(chǎn)生頻

9、帶比較寬的輸出信號了。</p><p>　　為了進(jìn)一步提高DDS的輸出頻率，產(chǎn)生了很多DDS與其他技術(shù)結(jié)合的頻率合成方法。如當(dāng)輸出信號是高頻窄帶信號的時候可以用混頻濾波的方法擴(kuò)展DDS的輸出，也可以利用DDS的頻譜特性來產(chǎn)生高頻信號，如利用較高的鏡像頻率輸出?？梢?，基于DDS技術(shù)的波形發(fā)生器能實現(xiàn)高穩(wěn)定度、高精度、高分辨率的波形輸出，具有頻率切換速度快、體積小、價格便宜的特點,是一種很有發(fā)展前途的信號源。所以本設(shè)

10、計采用此方案。</p><p>　　近年來，隨著可編程邏輯器件（FPGA、CPLD等）的廣泛應(yīng)用，功能的不斷強(qiáng)大，以及快速算法的不斷出現(xiàn)，任意波形發(fā)生器也向自動化、數(shù)字化、高精度化方向發(fā)展。早期的DDS系統(tǒng)使用分離的數(shù)字器件搭接,隨著整個電路系統(tǒng)運(yùn)行頻率的提高,采用分離器件構(gòu)建的DDS電路有其自身無法克服的缺點,主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用DDS芯片極大的推動了DDS技術(shù)的發(fā)展，但專用DDS

11、芯片價格昂貴，且無法實現(xiàn)任意波形輸出，而CPLD及FPGA的發(fā)展為實現(xiàn)DDS提供了更好的技術(shù)手段。</p><p>　　FPGA(Field Programmable Gate Array)是目前廣泛采用的一種可編程器件,它的應(yīng)用不僅使數(shù)字電路系統(tǒng)的設(shè)計非常方便,并且還大大縮短了系統(tǒng)研制的周期,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種，它的時鐘頻率可達(dá)到幾百兆赫茲,加上它的靈活性和高可靠性,非常適合用于實現(xiàn)波形發(fā)

12、生器的數(shù)字電路部分。 </p><p><b>　　Summary</b></p><p>　　Waveform generator is a widely used in electronic circuits, automatic control and scientific experiments in areas such as the signal sour

13、ce. For example, the measurement of electrical parameters, radar, communications, electronic warfare and electronic systems, aerospace and strictly controlling telemetry, etc., in a sense of high-quality signal source is

14、 the key to the achievement of performance indicators, The features of many modern electronic devices and systems are directly dependent on the</p><p>　　With communication, the continuous development of rada

15、r, multi-signal sources, frequency stability, spectral purity, frequency range and the number of output frequencies, as well as the shape of the signal waveform to a growing number of requests. In order to improve the si

16、gnal source output frequency stability, such as crystal oscillator can be used to resolve this issue. In order to meet the requirements of multi-frequency number, frequency synthesis technology can be used, that is, addi

17、tion a</p><p>　　The use of DDS technology is the design of a common waveform generator means, DDS not only can produce sine wave at the same time can generate arbitrary wave, this is the manner in which the

18、other frequency synthesizer does not have the characteristics of any wave in all fields have a wide range of applications. Through the DDS arbitrary wave of such methods is a simple, low-cost way to increase the output w

19、aveform points can be achieving a high degree of accuracy, by other means this is second </p><p>　　Since the 80's from all countries in the development of DDS products, and are widely used in various fie

20、lds. AD in which the company's products more representative. Such as the AD7008, AD9850, AD9851, AD9852, AD9858 and so on. The system clock frequency ranging from 30MHz to 300MHz, in which the system clock of the AD9

21、858 is reached lGHz. The chips also have the modem function. Such as the AD7008 quadrature modulation signal can be generated, while the AD9852 can also be generated FSK, PSK, ampl</p><p>　　The use of DDS te

22、chnology to produce the DDS arbitrary waveform signal generator is a relatively new type of signal source, and has been widely put into use. It is not only capable of producing the traditional function of the signal gene

23、rator can produce sine, square, triangle wave, sawtooth wave, but also can generate arbitrary waveform editor. Due to the characteristics of the DDS can also be very easy to produce some digital modulation signals, such

24、as FSK, PSK, etc.. Some high-end signal gen</p><p>　　In addition to the application of instruments, DDS in communications systems and radar systems are also very important purposes. DDS can be more easily ad

25、opted by some of the commonly used modulation communication signal, such as: frequency shift keying (FSK), binary phase shift keying (BPSK) and Quadrature Phase Shift Keying (QPSK) and so on. DDS can generate two quadrat

26、ure phase signal strictly in the quadrature modulator and demodulator in a wide range of applications, this is a good local os</p><p>　　In addition with the integrated circuit manufacturing process of gradua

27、l improvement through the use of advanced technology and low-power design, digital integrated circuits have a speed greatly improved. Now, its latest operating frequency of the DDS chip can reach 1GHz, so that could have

28、 a relatively wide frequency band of the output signal.</p><p>　　To further enhance the DDS output frequency, resulting in a lot of DDS technology and other methods of frequency synthesis. Such as when the o

29、utput signal is a high-frequency narrow-band signal can be used when the method of filtering expansion mixer output DDS, the DDS can also be used to generate high-frequency spectral characteristics of signals, such as th

30、e use of high frequency output of the mirror. Can be seen, based on the DDS waveform generator technology to achieve high stability, high </p><p>　　In recent years, with programmable logic device (FPGA, CPLD

31、, etc.) a wide range of applications, functions from strength to strength, as well as the continual emergence of fast algorithm, arbitrary waveform generator to the automatic, digital, high-precision of direction. DDS sy

32、stem, the use of early separation of overlapping digital devices, with an operating frequency of the entire circuit system improvement of the separation device used to build the DDS circuit has its own can not overcome t

33、h</p><p>　　FPGA (Field Programmable Gate Array) is widely used as a programmable device, which not only makes the application of digital circuit design is very convenient, but also greatly shorten the system

34、 development cycle, reducing the size of the digital circuit system and varieties used in the chip, its clock frequency can reach several hundreds Hz, together with its flexibility and high reliability, very suitable for

35、 the realization of the digital waveform generator circuit part.</p><p>　　1 波形發(fā)生器的實現(xiàn)方式</p><p>　　波形發(fā)生器在生產(chǎn)實踐和科技領(lǐng)域中有著廣泛的應(yīng)用。各種波形曲線均可以用三角函數(shù)方程式來表示。能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波（含方波）、正弦波的電路被稱為波形發(fā)生器。波形發(fā)生器在電路實驗和

36、設(shè)備檢測中具有十分廣泛的用途。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運(yùn)載出去，就需要能夠產(chǎn)生高頻的振蕩器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的振蕩器。</p><p>　　波形發(fā)生器的實現(xiàn)方案主要有程序控制輸出、可變時鐘計數(shù)尋址和直接數(shù)字頻率合成等多種方式。

37、</p><p>　　1.1 程序控制輸出方式</p><p>　　計算機(jī)根據(jù)波形的函數(shù)表達(dá)式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給D／A轉(zhuǎn)換器，合成出所需要的波形。這種方式具有電路簡單、實現(xiàn)方便等特點。但數(shù)據(jù)輸出定時不準(zhǔn)確，會影響信號的頻率和相位；波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當(dāng)需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差；受計算機(jī)運(yùn)行速度的限制，輸出信號的頻率較低

38、。</p><p>　　1.2 可變時鐘計數(shù)器尋址方式</p><p>　　采用可變時鐘計數(shù)器尋址波形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。原理框圖如圖1-1所示。</p><p>　　圖1-1 可變時鐘計數(shù)器尋址的波形發(fā)生器</p><p>　　圖中的計數(shù)器實際上是一個地址發(fā)生器,計數(shù)器的觸發(fā)時鐘脈沖由一個頻率可以控制的頻率發(fā)生器產(chǎn)

39、生,通過改變頻率發(fā)生器的頻率設(shè)置值,實現(xiàn)調(diào)整計數(shù)器</p><p>　　生的地址變化速率,從而改變輸出的任意波形的頻率。計數(shù)器產(chǎn)生的地址碼提供出存儲器中波形數(shù)據(jù)所需要的地址信號,波形數(shù)據(jù)被依次讀出后送至高速Ｄ/Ａ轉(zhuǎn)換器,將之轉(zhuǎn)變?yōu)槟M量,經(jīng)低通濾波器后輸出所需的波形。</p><p>　　可見傳統(tǒng)的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲器表,此方</p><p&

40、gt;　　法的優(yōu)點是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。但其取樣時頻率較高,對硬件的要求也較高,而且常需多級分頻或采用高性能的鎖相環(huán),其中分頻式的任意波形發(fā)生器頻率分辨率低,鎖相式的任意波形發(fā)生器頻率切換速度慢。</p><p>　　1.3 直接數(shù)字頻率合成方式</p><p>　　DDS(direct digital synthesizer)是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存

41、儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā)送給D／A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。由于用硬件電路取代了計算機(jī)的控制，信號輸出穩(wěn)定度高。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數(shù)據(jù)即可。更主要的是，可以將微處理器從信號輸出的負(fù)擔(dān)中解脫出來．如圖1-2為其工作流程圖。</p><p>　　圖1-2 直接數(shù)字合成方式的波形發(fā)生器</p>

42、<p>　　2 直接數(shù)字頻率合成器的原理及性能 </p><p>　　2.1頻率合成器簡介</p><p>　　2.1.1頻率合成技術(shù)概述</p><p>　　所謂頻率合成法就是指從一個高穩(wěn)定和準(zhǔn)確的參考頻率源，經(jīng)過技術(shù)處理，生成大量離散的頻率輸出。頻率合成技術(shù)是產(chǎn)生頻率源的一種現(xiàn)代化手段，已廣泛應(yīng)用于通信、導(dǎo)航、電子偵察、干擾與反干擾、遙控遙測及現(xiàn)代

43、化儀器儀表中。利用頻率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。頻率合成器既要產(chǎn)生所需要的頻率,又要獲得純凈的信號。從頻率合成所采用的技術(shù)來看,頻率合成的方法大致可分為直接合成和間接合成以及直接數(shù)字合成三種。</p><p>　　直接合成（DirectFrequencySynthesis，簡稱DS）是通過倍頻器、分頻器、混頻器對頻率進(jìn)行加、減、乘、除運(yùn)算，得到各種所需頻率。直接頻率合成方法具有頻率轉(zhuǎn)換時間短

44、、近載頻相位噪聲性能好等優(yōu)點，但是由于大量的倍頻，混頻等電路，就要有不少濾波電路，使合成器的設(shè)備結(jié)構(gòu)十分復(fù)雜、體積龐大、成本高，而且容易產(chǎn)生過多的雜散分量，難以達(dá)到較高的頻譜純度。而且輸出端的諧波、噪聲及寄生頻率難以抑制。此方法只能產(chǎn)生標(biāo)準(zhǔn)波形，不能產(chǎn)生任意波形。</p><p>　　間接合成（IndirectFrequencySynthesis，簡稱IS）又稱鎖相頻率合成PhaseLockedLoop Freq

45、uency Synthesis，簡稱PLLFS），是利用鎖相環(huán)路的窄帶跟蹤特性來得到不同的頻率。鎖相頻率合成器能提供長期頻率穩(wěn)定度與短期頻率穩(wěn)定度都比較高且雜波少的信號輸出。目前在各種無線電臺中使用的頻率合成器普遍采用可變數(shù)字式鎖相環(huán)頻率合成器，通過CPU控制可獲得不同的頻點。數(shù)字式頻率合成器能提供長期頻率穩(wěn)定度與短期頻率穩(wěn)定度都比較高且雜波少的信號輸出，特點是波道數(shù)目多、體積小、易于數(shù)字化和集成化。但鎖相頻率合成器頻率轉(zhuǎn)換時間較長，且

46、合成的正弦波的參數(shù)，如幅度、頻率和相位較難控制。數(shù)字鎖相環(huán)構(gòu)成的數(shù)字式頻率合成器是目前通信、儀表、雷達(dá)等電子技術(shù)中廣泛應(yīng)用的一種頻率合成技術(shù)。鎖相環(huán)式頻率合成器具有很好的窄帶跟蹤特性，可以很好地選擇所需頻率的信號，抑制雜散分量，并且避免了大量的濾波器，有利于集成化和小型化。但由于鎖相環(huán)本身是個惰性環(huán)節(jié)，鎖定時間較長，故頻率轉(zhuǎn)換時間較長。除此之外，由模擬方法合成的正弦波的參數(shù)，如幅度、頻率和相位都很難控制。同樣，此方法不能產(chǎn)生任</

47、p><p>　　直接數(shù)字式頻率合成（DirectDigitalFrequencySynthesis，簡稱DDS或DDFS）是近年來發(fā)展起來的新的頻率合成技術(shù)。它將先進(jìn)的數(shù)字處理理論與方法引入信號合成領(lǐng)域，標(biāo)志著第三代頻率合成技術(shù)的出現(xiàn)。此方法是用隨機(jī)讀寫存儲器RAM存儲一個波形周期的量化數(shù)據(jù)，按照不同頻率要求以頻率控制字為步進(jìn)對相位增量進(jìn)行累加，以累加相位值作為地址碼讀取存放在存儲器內(nèi)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換和濾波可

48、得所需波形輸出。通過改變頻率控制字可以很方便地改變輸出頻率，通過更新存儲器的波形數(shù)據(jù)可以得到不同的波形輸出，即可實現(xiàn)任意波形輸出。基于ＤＤＳ技術(shù)的頻率合成器有很高的頻率分辨率，可方便地實現(xiàn)頻率、相位調(diào)制功能,轉(zhuǎn)換速度快,且輸出波形的相位連續(xù)。已廣泛用于接收機(jī)本振、信號發(fā)生器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，特別是跳頻通信系統(tǒng)。</p><p>　　2.1.2頻率合成器主要指標(biāo)</p><p>　　信

49、號源的一個重要指標(biāo)就是能輸出頻率準(zhǔn)確可調(diào)的所需信號。一般傳統(tǒng)的信</p><p>　　號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得</p><p>　　所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同頻率。利用頻</p><p>　　率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。頻率合成器既要產(chǎn)生所</p>&l

50、t;p>　　需要的頻率,又要獲得純凈的信號。頻率合成器的主要指標(biāo)如下：</p><p>　　1.輸出頻率的范圍：指的是輸出的最小頻率和最大頻率之間的變化范圍。</p><p>　　2.頻率穩(wěn)定度：指的是輸出頻率在一定時間間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。</p><p>　　3.頻率分辨率：指的是輸出頻率的最小間隔。</p>

51、;<p>　　4.頻率轉(zhuǎn)換時間：指的是輸出由一種頻率轉(zhuǎn)換成另一種頻率的時間。</p><p>　　5.頻譜純度：頻譜純度以雜散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號相位抖動大小的參數(shù)。</p><p>　　6.調(diào)制性能：指的是頻率合成器是否具有調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)</p&

52、gt;<p><b>　　等功能。</b></p><p>　　2.2 DDS的基本原理及性能特點</p><p>　　直接數(shù)字頻率合成(Direct Digital Synthesis,簡稱DDS)技術(shù)是頻率合成領(lǐng)域中的一項新技術(shù)。DDS的設(shè)計思想完全是基于數(shù)值計算信號波形的抽樣值來實現(xiàn)頻率合成的。</p><p>　　DDS的

53、工作原理是基于相位和幅度的對應(yīng)關(guān)系,通過改變頻率控制字來改變</p><p>　　相位累加器的累加速度,然后在固定時鐘的控制下取樣,取樣得到的相位值通過相位幅度轉(zhuǎn)換得到與相位值對應(yīng)的幅度序列,幅度序列通過數(shù)模轉(zhuǎn)換得到模擬形式量化的正弦波輸出。</p><p>　　圖2-1是DDS的結(jié)構(gòu)原理。</p><p>　　圖2-1 DDS的結(jié)構(gòu)原理</p>&

54、lt;p>　　其中相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。DDS直接從“相位”的概念出發(fā)進(jìn)行頻率合成。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加

55、器在時鐘作用下，不斷對頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。</p><p>　　DDS的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個DDS</p><p>　　系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運(yùn)算一次。加法運(yùn)算

56、的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為ω=dφ (t) /dt,所以相位變化越快，信號的頻率越高。ROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。再由D/A完成數(shù)字抽樣信號到連續(xù)時域信號的轉(zhuǎn)換，D/A輸出的臺階信號再經(jīng)低通濾波器平滑以得到精確的連續(xù)正弦信號波形。</p><p>　　相位累加器利用Nbit二進(jìn)制加法器的模溢出特

57、性來模擬理想正弦波的2π相位周期。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。</p><p>　　用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲</p><p>　　在波形存儲器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)</p><p>　　換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)

58、字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。</p><p>　　圖2-2是DDS各點輸出信號</p><p>　　相位累加器字長為N，DDS控制時鐘頻率為fc，時鐘周期為Tc=1/fc，頻率控制字為K。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為Δψ=K*2π /2N ，相應(yīng)角頻率為ω=Δψ/Δt=Δψ/Tc

59、=2π*K *fc/2N，所以DDS的輸出頻率為fDDS =ω/2π= K *fc/2N，DDS輸出的頻率步進(jìn)間隔 ΔfDDS= fc/2N。因DDS輸出信號是對正弦波的抽樣合成，所以應(yīng)滿足Niqust定理的要求，即 fDDS ≤fc/2，也就是要求K≤2N-1，根據(jù)頻譜性能的要求，一般取fDDS ≤0.4fc。 </p><p>　　當(dāng)DDS相位累加器采用32位字長，時鐘頻率為30MHz時，它的輸出頻率間隔可達(dá)

60、到ΔfDDS =fc/2N =50*106≈0.01Hz=10mHz?？梢姡珼DS的基于累加器相位控制方式給它帶來了微步進(jìn)的優(yōu)勢。</p><p>　　DDS頻率合成器具有以下優(yōu)點：(1)頻率分辨率高，輸出頻點多，可達(dá)2N個頻點(假設(shè)DDS相位累加器的字長是N)；(2)頻率切換速度快，可達(dá)us量級；(3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號；(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用：(6)

61、可以產(chǎn)生任意波形：(7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。</p><p>　　但DDS也有比較明顯的缺點：(1)輸出信號的雜散比較大，(2)輸出信號的帶</p><p>　　寬受到限制。DDS輸出雜散比較大這是由于信號合成過程中的相位截斷誤差、D／A轉(zhuǎn)換器的截斷誤差和D／A轉(zhuǎn)換器的非線性造成的。當(dāng)然隨著技術(shù)的發(fā)展這些問題正在逐步的到解決。如通過增長波形ROM的長度以減小相位截斷誤差

62、；通過增加波形ROM的字長和D／A轉(zhuǎn)換器的精度以減小D／A量化誤差等。在比較新的DDS芯片中普遍都采用了12bit的D／A轉(zhuǎn)換器。當(dāng)然一味靠增加波形ROM的深度和字長的方法來減小雜散對性能的提高總是有限的。已有研究在對DDS輸出的頻譜做了大量的分析以后，總結(jié)出了誤差的頻域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法：可以通過采樣的方法降低帶內(nèi)誤差功率，可以用隨機(jī)抖動法提高無雜散動態(tài)范圍，在D／A轉(zhuǎn)換

63、器的低位上加擾打破DDS輸出的周期性，從而把周期性的雜散分量打散使之均勻化。</p><p>　　2.3專用DDS芯片電路 </p><p>　　DDS專用芯片電路廣泛的應(yīng)用于各個領(lǐng)域。其中以AD公司的產(chǎn)品比較有代表性。如AD7008、AD9850、AD985l、AD9852、AD9858等。其系統(tǒng)時鐘頻率從30MHz到300MHz不等，其中的AD9858系統(tǒng)時鐘更是達(dá)到了lGHz。這些芯

64、片還具有調(diào)制功能。如AD7008可以產(chǎn)生正交調(diào)制信號，而AD9852也可以產(chǎn)生FSK、PSK、線性調(diào)頻以及幅度調(diào)制的信號。這些芯片集成度高，內(nèi)部都集成了D／A轉(zhuǎn)換器，精度最高可達(dá)12bit。同時都采用了一些優(yōu)化設(shè)計來提高性能。如這些芯片中大多采用了流水技術(shù)，通過流水技術(shù)的使用，提高了相位累加器的工作頻率，從而使得DDS芯片的輸出頻率可以進(jìn)一步提高。通過運(yùn)用流水技術(shù)在保證相位累加器工作頻率的前提下，相位累加器的字長可以設(shè)計得更長，如AD9

65、852的相位累加器達(dá)到了48位，大大提高了輸出信號的頻率分辨率。由于DDS的周期性，輸出雜散頻譜往往表現(xiàn)為離散譜線，而這些芯片大多采用了隨機(jī)抖動技術(shù)使離散譜線均勻化，從而提高輸出頻譜的無雜散動態(tài)范圍。</p><p>　　2.3.1 AD9850的結(jié)構(gòu)及功能</p><p>　　AD9850是AD公司采用先進(jìn)的DDS技術(shù)，1996年推出的高集成度DDS頻率合成器，它內(nèi)部包括可編程DDS系統(tǒng)

66、、高性能DAC及高速比較器，能實現(xiàn)全數(shù)字編程控制的頻率合成器和時鐘發(fā)生器。接上精密時鐘源，AD9850可產(chǎn)生一個頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。此正弦波可直接用作頻率信號源或轉(zhuǎn)換成方波用作時鐘輸出。AD9850接口控制簡單，可以用8位并行口或串行口直接輸入頻率、相位等控制數(shù)據(jù)。32位頻率控制字，在125MHz時鐘下，輸出頻率分辨率達(dá)0.029Hz。先進(jìn)的CMOS工藝使AD9850不僅性能指標(biāo)一流，而且功耗少，在3.3Ｖ

67、供電時，功耗僅為155ｍＷ。</p><p>　　3 基于FPGA的波形發(fā)生器設(shè)計</p><p>　　3.1現(xiàn)場可編程門陣列(FPGA)簡介</p><p>　　FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域

68、中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足又克服了原有可編程器件門電路數(shù)有限的缺點。</p><p>　　FPGA采用了邏輯單元數(shù)組LCA（Logic Cell Array）這樣一個新概念，內(nèi)部</p><p>　　包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（InpuOutput Block）和內(nèi)部聯(lián)機(jī)（Interconnect

69、）三個部分。</p><p>　　FPGA的基本特點主要有：(1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。(2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。(3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。(4）FPGA是ASIC電路中設(shè)計周期最短開發(fā)費用最低、風(fēng)險最小的器件之一。(5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。</p>

70、<p>　　因此，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。</p><p>　　FPGA具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。在FPGA實際應(yīng)用中，設(shè)計的保密和設(shè)計的可升級是十分重要的、用單片機(jī)來配置FPGA可以很好地解決上述問題。用單片機(jī)配置FPGA器件時，關(guān)鍵在于產(chǎn)生合適的時序。單片機(jī)可選用常用的如MCS51系列、MCS9系列

71、、AVR系列等均可。</p><p>　　ALTERA FLEX10K系列FPGA,規(guī)模從一萬門到十萬門,可提供720～5392個觸發(fā)器及6144～24576位RAM,提供30ns、40ns及50ns等幾個速率等級,可適應(yīng)18～105MHz的信號處理速率。ALTERA FLEX10K系列FPGA主要由輸入輸出單元IOE、掩埋數(shù)組EAB、邏輯數(shù)組LAB及內(nèi)部聯(lián)機(jī)組成。EAB是在輸入和輸出埠加有寄存器的RAM塊,其容

72、量可靈活變化。所以,EAB不僅可以用于內(nèi)存,還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯邏輯等電路。當(dāng)用于RAM時,EAB可配制成多種形式的字寬和容量。Altera公司FPGA器件Cyclone-II列的組成主要包括：(1)邏輯數(shù)組，由多個邏輯數(shù)組塊（Logic Array Blocks，LABs）排列而成，用于實現(xiàn)大部分邏輯功能；（2）在芯片四周分布著可編程的輸入輸出單元（Input/OutputElements，IOEs），提供封裝

73、引腳與內(nèi)部邏輯之間的連接接口；（3）豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī)；（4）片上的隨機(jī)存取塊狀RAM；（5）鎖相環(huán)（PLL），用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻；（6）高速的硬</p><p>　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置

74、完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用靈活。</p><p>　　FPGA的編程技術(shù)。目前有三種基本的FPGA編程技術(shù)：SRAM、反

75、熔絲、Flash。其中，SRAM是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因為它速度快且具有可重編程能力，而反熔絲FPGA只具有一次可編程（One Time Programmable，OTP）能力?；贔lash的FPGA是FPGA領(lǐng)域比較新的技術(shù)，也能提供可重編程功能?；赟RAM的FPGA器件經(jīng)常帶來一些其它的成本，包括：啟動PROMS支持安全和保密應(yīng)用的備用電池等等?；贔lash和反熔絲的FPGA沒有這些隱含成本，因此可保證較低的總系統(tǒng)

76、成本。</p><p>　　3.2 MAX+PlusⅡ開發(fā)軟件和VHDL硬件描述語言</p><p>　　3.2.1 MAX+PlusⅡ開發(fā)軟件簡介</p><p>　　MAX+PlusⅡ開發(fā)軟件是美國Altera公司自行設(shè)計的第三代可編程邏輯器件的EDA開發(fā)工具，它是一種與器件結(jié)構(gòu)無關(guān)的集成設(shè)計環(huán)境，提供了靈活和高效的界面，允許設(shè)計人員選擇各種設(shè)計輸入方法和工具

77、，能夠支持Altera公司的MAX、Classic、FLEX及ACEX系列的PLD器件。MAX+PlusⅡ開發(fā)軟件豐富的圖形界面和完整的、可即使訪問的在線幫助文檔，使設(shè)計人員能夠輕松愉快的學(xué)習(xí)和掌握使用方法，方便地實現(xiàn)設(shè)計目的。</p><p>　　MAX+PlusⅡ開發(fā)軟件支持多種設(shè)計文件的輸入，所能接受的設(shè)計文件包括原理圖設(shè)計文件，硬件描述語言設(shè)計文件，波形圖設(shè)計文件，以及第三方EDA工具提供的EDIF文件等

78、。設(shè)計人員可以采用原理圖、硬件描述語言和波形圖等文件，來描述用戶的設(shè)計意圖，實現(xiàn)電子系統(tǒng)的設(shè)計。以下介紹三種輸入方法：</p><p>　　(1)原理圖輸入: 這是一種最直觀的輸入方法，是通過繪制原理圖來描述用戶所設(shè)計的系統(tǒng)。這種方法看起來非常直觀,易于電路的調(diào)整及觀察。</p><p>　　(2)硬件描述語言輸入：這是通過MAX+PlusⅡ開發(fā)軟件中的文本編輯器進(jìn)行的，它支持AHDL、V

79、HDL、和Verilog HDL等多種硬件描述語言。</p><p>　　(3)波形圖輸入：這是在MAX+PlusⅡ開發(fā)軟件提供的波形圖編輯器中進(jìn)行的，設(shè)計人員通過編輯輸入和輸出節(jié)點的波形來創(chuàng)建一個波形圖設(shè)計文件，用波形圖來描述所設(shè)計系統(tǒng)的邏輯功能。</p><p>　　3.2.2 VHDL硬件描述語言</p><p>　　VHDL的英文全名是Very-High-S

80、peed Integrated Circuit Hardware</p><p>　　Description Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言，目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計。</p><p>　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。V

81、HDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本特點。</p><p>　　以硬件描述語言表達(dá)設(shè)計意圖、FPGA作為硬件載體、計算機(jī)

82、為設(shè)計開發(fā)工具、EDA軟件作為開發(fā)環(huán)境的現(xiàn)代電子設(shè)計方法日趨成熟。</p><p>　　VHDL語言的程序結(jié)構(gòu)。一個VHDL程序包含實體（Entity）、結(jié)構(gòu)體（Architecture）、配置（Configuration）、包集合（Package）、庫（Library）5個部分。</p><p>　　其實實體是一個VHDL程序的基本單元，由實體說明和結(jié)構(gòu)體兩部分組成。實體說明用于描述設(shè)計

83、系統(tǒng)的外部接口信號，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。配置用于從庫中選取所需單元來組成系統(tǒng)設(shè)計的不同規(guī)格的不同版本，使被設(shè)計系統(tǒng)的功能發(fā)生變化。包集合存放各設(shè)計模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。</p><p>　　庫用于存放已編譯的實體、結(jié)構(gòu)體、包集合、配置。庫有兩種，一種是用戶自行生成的IP庫，有些集成電路設(shè)計中心開發(fā)了大量的工程軟件，有不少好的設(shè)計范例，可以重復(fù)引用，所以用戶

84、自行建庫的專業(yè)EDA公司的重要任務(wù)之一。另一類是PLD，ASIC芯片制造商提供的庫。比如常用的74系列芯片，RAM，ROM控制器，Counter計數(shù)器等標(biāo)準(zhǔn)模塊。用戶可以直接引用，而不必從頭編寫。</p><p>　　圖3-1 VHDL程序設(shè)計構(gòu)成</p><p>　　VHDL程序設(shè)計構(gòu)成如圖3-1所示。設(shè)計實體是VHDL程序的基本單元，是最重要的電子系統(tǒng)抽象。它可以代表整個電子系統(tǒng)、一塊

85、電路板或一枚芯片，簡單的可以是一個與門電路,復(fù)雜的可以是一個微處理器或一個數(shù)字電子系統(tǒng)。一個實體由實體說明和結(jié)構(gòu)體說明兩部分組成。</p><p>　　VHDL程序由兩部分組成：第一部分為實體說明，第二部分為結(jié)構(gòu)體。VHDL</p><p>　　程序結(jié)構(gòu)更抽象、更基本、更簡練的表示。設(shè)計實體由關(guān)鍵字Entity來標(biāo)識，結(jié)</p><p>　　構(gòu)由Architectu

86、re來標(biāo)識。一個電路系統(tǒng)的程序設(shè)計只有一個實體，可以有多個</p><p>　　結(jié)構(gòu)體。系統(tǒng)設(shè)計中的實體提供該設(shè)計系統(tǒng)的公共信息，結(jié)構(gòu)體定義各個模塊內(nèi)</p><p>　　的操作特性。一個設(shè)計實體至少包含一個結(jié)構(gòu)體或多個結(jié)構(gòu)體，構(gòu)成一個電子系</p><p><b>　　統(tǒng)的設(shè)計模型。</b></p><p>　　3.3

87、波形發(fā)生器的FPGA實現(xiàn)</p><p>　　早期的DDS系統(tǒng)使用分離的數(shù)字器件搭接,隨著整個電路系統(tǒng)運(yùn)行頻率的升</p><p>　　高,采用分離器件構(gòu)建的DDS電路有其自身無法克服的缺點,主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用DDS芯片極大的推動了DDS技術(shù)的發(fā)展，但專用DDS芯片價格昂貴，且無法實現(xiàn)任意波形輸出，近來,CPLD及FPGA的發(fā)展為實現(xiàn)DDS提供了更好的技術(shù)手

88、段。</p><p>　　FPGA的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計非常方便,并且還大大縮短了系統(tǒng)研制的周期,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達(dá)到幾百兆赫茲,加上它的靈活性和高可靠性,非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。</p><p>　　用FPGA設(shè)計DDS電路比采用專用DDS芯片更為靈活。因為，只要改變FPGA中的ROM數(shù)據(jù)，DDS就可以產(chǎn)生任意波形

89、，因而具有相當(dāng)大的靈活性。相比之下，F(xiàn)PGA的功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而且FPGA芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將DDS設(shè)計嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用FPGA來設(shè)計DDS系統(tǒng)具有很高的性價比。</p><p>　　用FPGA可以非常方便的實現(xiàn)DD

90、S系統(tǒng)的數(shù)字電路環(huán)節(jié),且可現(xiàn)場編程進(jìn)行電路的修改。在DDS系統(tǒng)中，F(xiàn)PGA的主要完成：（1）保存頻率字；（2）保存相位字；（3）構(gòu)成相位累加器，產(chǎn)生波形RAM的地址；（4）形成波形RAM。</p><p>　　3.3.1 芯片的選擇</p><p>　　本設(shè)計選擇的FPGA芯片是EPF10K10LC84-4。 </p><p>　　FLEX 10K系列器件是一種嵌入

91、式的PLD產(chǎn)品。FLEX（可更改邏輯單元陣列）采用可重構(gòu)的CMOS SRAM單元，其結(jié)構(gòu)集成了實現(xiàn)通用多功能門陣列所需要的全部特性。FLEX 10K系列器件的容量可達(dá)25萬門，能夠高密度、高速度、高性能地將整個數(shù)字系統(tǒng)集成于單個器件中。</p><p>　　FLEX 10K的內(nèi)部結(jié)構(gòu)包括嵌入式陣列塊（EAB，Embedded Array Block）、邏輯陣列塊（LAB，Logic Array Block）、快速

92、通道（FT,Fast Track）和輸入/輸出單元（IOE,I/O Element）四個部分。</p><p>　　FLEX 10K系列器件有以下特點：</p><p>　　(1).系統(tǒng)集成性。嵌入式可編程邏輯器件提供了集成系統(tǒng)于單個可編程邏輯器件中的性能。</p><p>　　(2).高密度。提供1萬道25萬個可用門以及具有6144—40960位的內(nèi)部rom。&l

93、t;/p><p>　　(3).低功耗。多種器件在靜態(tài)模式下的電流小于0.5mA。工作電壓為2.5V,3.3V或5.0V。</p><p>　　(4).高速度。時鐘鎖定和時鐘自舉選項分別用于減少時鐘延時/過沖和時鐘倍頻，器件內(nèi)具有建立數(shù)形分布的低失真時鐘和快速建立從時間、時鐘帶輸出延時的外部寄存器。</p><p>　　(5).靈活的互連方式。具有快速的、互連延時可預(yù)測的

94、快速通道連續(xù)分布線結(jié)構(gòu)，具有實現(xiàn)快速加法、計數(shù)、比較等邏輯功能的專用進(jìn)位鏈，具有實現(xiàn)高速、多輸入、邏輯功能的專用級聯(lián)鏈，可實現(xiàn)內(nèi)部三態(tài)總線的三態(tài)模擬，包括多達(dá)六個全局時鐘信號和四個全局清除信號。</p><p>　　(6).支持多電壓I/O接口。</p><p>　　(7).強(qiáng)大的引腳功能。每個引腳都有一個獨立的三態(tài)輸出使能控制、漏極開路配置選項和可編程輸出壓擺率控制。</p>

95、<p>　　(8).多種封裝形式。引腳范圍為84—600個，封裝形式有TQFP、PQFP、BGA和PLC等。同一封裝形式的FLEX 10K系列器件的引腳相互兼容。</p><p>　　表3-1列出了FLEX 10K系列典型器件的性能對照。</p><p>　　表3-1 FLEX 10K系列典型器件的性能對照表</p><p>　　3.3.2 FPGA

96、設(shè)計流程</p><p>　　圖3-2 FPGA的電路組成框圖</p><p>　　在圖中所示的工作框圖中，相位累加器是DDS的核心，由一個32位法器和一個受時鐘控制的32位寄存器組成，作用是對頻率控制字進(jìn)行線性累加，32位寄存器中的值在時鐘的作用下一次累加一個頻率字。然后將寄存器中的高8位到相位調(diào)制器與相位字相加后，得到相位值。</p><p>　　在正弦rom

97、查找表中，存放了一個周期的正弦波，波形的相位從0-2 ，將0-2 離散化，等間隔取256個點，從0 開始步進(jìn)為 ，rom中的數(shù)據(jù)的計算公式為</p><p><b>　　,</b></p><p>　　i的取值從0到255，這樣相位的步進(jìn)即為 ，而公式中的i也即rom的地址，這樣我們就把rom的地址信號和所存波形的相位建立了對應(yīng)關(guān)系，如果地地址值為i，那么輸出值為相位

98、 對就的函數(shù)值，如果rom的地址變化一個周期，則輸出的幅度值也變化一個周期，即輸出一個周期的正弦波，如果地址連續(xù)地變化，則輸出的波形也為連續(xù)的正弦波。當(dāng)然這里說到的只是離散的數(shù)字值，rom表輸出的表示信號幅度的值還必須加到后面的D/A后才能變?yōu)槟M信號，這里的波形才是真正的周期性的正弦波。到這里我們的波形是有了，現(xiàn)在我們還不更主要的問題沒有解決，那就是輸出波形的頻率是不是可調(diào)的，輸出波形的相位如何變化。</p><

99、p>　　從前面我們知道，要輸出周期性的波形，加到rom上的地址值必須是從0-255周期性連續(xù)變化的。而相位調(diào)制器是一個加法器，它將相位累加器輸出的值和相位字相加，得到rom的地址，而相位字是一個8bit的常數(shù)，那么要讓輸出的結(jié)果連續(xù)變化，就要求相位累加器的輸出的值從0-255周期性地連續(xù)變化。相位字的作用就是要控制輸出波形的初始相位。到這里輸出波形的相位問題便解決了，系統(tǒng)開始工作后相位累加器輸出的值便從0-255周期性的連續(xù)變化，

100、這時如果相位字為0，那么輸出波形的相位即從0開始，如果相位字為一個不為0的常數(shù) （0< < ），那么輸出波形的起始相位即為 。接下來我們來解決頻率的問題。</p><p>　　我們知道相位累加器輸出的值一定是要從0-255連續(xù)的周期性變化的，我們還知道后面的電路的輸出值的變化是跟著相位累加器的輸出個的變化的，最多會有幾個ns的延時，那么要想改變輸出信號的周期，那么我們只能相位累加器輸出值的變化頻率。相

101、位累加器的輸出從0-255變化，而這個變化一定有個時間的問題，即從0-255變化一個周期需要多長的時間T，我們可以想到如果這個時間很短，那么輸出的波形變化的頻率也一定會很快，而如何這個時間很長，輸出的波形也要經(jīng)過很長的時間才能變化一個周期。要知道個時間T是如何變化的，我們就要好好地看一個相位累加器是如何工作的。</p><p>　　相位累加器的輸入為一個32位的頻率字，和時鐘。相位累加器由32位的加法器與32位的