八路搶答器eda課程設(shè)計

1、<p><b>　　目 錄</b></p><p><b>　　摘 要1</b></p><p>　　第1章 EDA技術(shù)簡介2</p><p>　　第2章 八路搶答器設(shè)計3</p><p>　　2-1 設(shè)計目的3</p><p>　　2-2 設(shè)計具

2、體要求及功能3</p><p>　　第3章 設(shè)計思路及系統(tǒng)結(jié)構(gòu)4</p><p>　　3-1 八路搶答器控制系統(tǒng)的設(shè)計思路與功能4</p><p>　　3-2 搶答器的工作原理簡介4</p><p>　　3-3 搶答器的工作流程5</p><p>　　第4章 搶答器的單元電路設(shè)計6</p>&

3、lt;p>　　4-1搶答器的總體結(jié)構(gòu)6</p><p>　　第5章 基于VHDL的實體設(shè)計8</p><p>　　5-1 搶答器設(shè)計中的搶答電路9</p><p>　　5-2 搶答器設(shè)計中的定時電路10</p><p>　　5-3 搶答器設(shè)計中的報警電路10</p><p>　　5-4 搶答器設(shè)計中的時

4、序控制電路11</p><p>　　5-5 顯示與譯碼電路12</p><p>　　第6章 基于VHDL的實體設(shè)計13</p><p>　　6-1 程序設(shè)計13</p><p>　　6-1.1 編碼程序13</p><p>　　6-1.2鎖存程序15</p><p>　　6-1.3

5、搶答成功揚聲器發(fā)聲程序17</p><p>　　6-1.4 數(shù)碼管顯示管18</p><p>　　6-2 編譯管腳設(shè)置19</p><p><b>　　6-3 仿真20</b></p><p><b>　　參考文獻21</b></p><p><b>　　

6、附錄22</b></p><p><b>　　摘 要</b></p><p>　　本系統(tǒng)的設(shè)計綜合了EDA技術(shù)和單片機技術(shù)的二者之所長，實現(xiàn)了二者在性能、功能以及資源上的良好結(jié)合，整個系統(tǒng)可簡略分為波形產(chǎn)生模塊、單片機控制模塊、LCD顯示、鍵盤、幅度控制模塊等功能模塊。采用直接數(shù)字頻率合成（DDFS）技術(shù)，通過軟件對其波形進行控制，實現(xiàn)多種波形的輸

7、出及組合。該系統(tǒng)可實現(xiàn)的頻率范圍寬、幅度和頻率精度高，并且實現(xiàn)電路簡單，結(jié)構(gòu)較優(yōu)，利用液晶顯示屏實現(xiàn)了良好的中文人機交互界面。</p><p>　　關(guān)鍵詞:EDA, FPGA/CPLD,八路搶答器</p><p>　　第1章 EDA技術(shù)簡介</p><p>　　EDA在通信行業(yè)（電信）里的另一個解釋是企業(yè)數(shù)據(jù)架構(gòu)，EDA給出了一個企業(yè)級的數(shù)據(jù)架構(gòu)的總體視圖，并按照

8、電信企業(yè)的特征，進行了框架和層級的劃分。 </p><p>　　20世紀(jì)90年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計

9、可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了EDA技術(shù)的迅速發(fā)展。 </p><p>　　EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操

10、作性，減輕了設(shè)計者的勞動強度。 </p><p>　　利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計進行八路搶答器的系統(tǒng)，大量工作可以通過計算機完成，并可以將搶答器從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事

11、業(yè)單位和科研教學(xué)部門廣泛使用。 </p><p>　　第2章 八路搶答器設(shè)計</p><p><b>　　2-1 設(shè)計目的</b></p><p>　　學(xué)習(xí)ALTERA公司的FPGA/CPLD的結(jié)構(gòu)、特點和性能。學(xué)習(xí)集成開發(fā)軟件MAX+plus II/Quartus II的使用及設(shè)計過程。熟悉EDA工具設(shè)計數(shù)字電路設(shè)計方法，掌握VHDL硬件

12、描述語言設(shè)計方法。根據(jù)給定題目設(shè)計數(shù)字電路，來加深對可編程邏輯器件的理解和掌握。</p><p>　　2-2 設(shè)計具體要求及功能</p><p>　　在所選擇器件內(nèi)完成八路搶答器的設(shè)計，要求設(shè)計完成后芯片具有搶答器的全部功能、包括顯示和操作接口。搶答器要求有八路搶答輸入，搶答邏輯設(shè)計合理（具有搶答鎖定），搶答編號顯示，搶答成功指示，搶答完成后狀態(tài)復(fù)位。在相應(yīng)的器件平臺上完成設(shè)計的輸入、編譯

13、、綜合或適配通過。</p><p>　　8路搶答器控制系統(tǒng)是娛樂活動中經(jīng)常使用的重要基礎(chǔ)設(shè)備之一，根據(jù)搶答要求，系統(tǒng)所需實現(xiàn)的功能如下：</p><p>　　（1）主持人按鍵清零，數(shù)碼顯示0，蜂鳴器不叫，進入搶答狀態(tài)。</p><p>　?。?）主持人發(fā)出開始命令，8人開始搶答。其中一人先按下?lián)尨疰I，蜂鳴器發(fā)出鳴叫，數(shù)碼顯示該人號碼，其他人再按鍵，系統(tǒng)不再響應(yīng)，直至

14、主持人按鍵清零，下一次搶答開始。</p><p>　　第3章 設(shè)計思路及系統(tǒng)結(jié)構(gòu)</p><p>　　3-1 八路搶答器控制系統(tǒng)的設(shè)計思路與功能</p><p>　　搶答器同時供8名選手或8個代表隊比賽，分別用8個按鈕[a1]～[a8]。設(shè)置一個系統(tǒng)清除和搶答控制開關(guān)Reset, 該開關(guān)由主持人控制。搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，揚聲器發(fā)

15、出聲響提示，數(shù)碼顯示選手號碼。其他人再按鍵，系統(tǒng)進行了優(yōu)先鎖存，不再響應(yīng)，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止，下一次搶答開始。</p><p>　　擴展功能：該電路具有犯規(guī)報警功能。當(dāng)主持人未按下開關(guān)開始搶答前，參賽選手若按下開關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報警并顯示犯規(guī)組別。</p><p>　　3-2 搶答器的工作原理簡介</p><p>　　如圖2-1

16、所示為搶答器的結(jié)構(gòu)框圖，它由主體電路和擴展電路兩部分組成。主體電路完成基本的搶答功能，即開始搶答后，當(dāng)選手按動搶答鍵時，能顯示選手的編號，同時能封鎖輸入電路，禁止其他選手搶答。擴展電路完成檢測數(shù)碼管工作情況。其工作原理為：接通電源后，主持人將開關(guān)撥到"清除"狀態(tài)，搶答器處于禁止?fàn)顟B(tài)，編號顯示器滅燈，定時器顯示設(shè)定時間；主持人將開關(guān)置于"開始"狀態(tài)，宣布"開始"搶答器工作。定時器

17、倒計時，揚聲器給出聲響提示。選手在定時時間內(nèi)搶答時，搶答器完成：優(yōu)先判斷、編號鎖存、編號顯示、揚聲器提示。當(dāng)一輪搶答之后，定時器停止、禁止二次搶答、定時器顯示剩余時間。如果再次搶答必須由主持人再次操作"清除"和"開始"狀態(tài)開關(guān)。</p><p>　　圖2-1 搶答器結(jié)構(gòu)框圖</p><p>　　3-3 搶答器的工作流程</p><

18、;p>　　圖2-2 搶答器的工作流程</p><p>　　搶答器的基本工作原理:在搶答競賽或呼叫時，有多個信號同時或不同時送入主電路中，搶答器內(nèi)部的寄存器工作，并識別、記錄第一個號碼，同時內(nèi)部的定時器開始工作，記錄有關(guān)時間并產(chǎn)生超時信號。在整個搶答器工作過程中，顯示電路、語音電路等還要根據(jù)現(xiàn)場的實際情況向外電路輸出相應(yīng)信號。搶答器的工作流程分為、系統(tǒng)復(fù)位、正常流程、犯規(guī)流程等幾部分，如圖2-2所示。<

19、/p><p>　　第4章 搶答器的電路設(shè)計</p><p>　　4-1搶答器的總體結(jié)構(gòu)</p><p>　　如圖4-1所示為總體方框圖。接通電源后，后臺工作人員將檢測開關(guān)S置“檢測”狀態(tài)，數(shù)碼管在正常清除下，顯示“”；當(dāng)后臺工作人員將檢測開關(guān)S置“搶答”狀態(tài)，主持按系統(tǒng)清除按鍵，搶答器處于禁止?fàn)顟B(tài)，編號顯示器滅燈；主持人松開，宣布“開始”，搶答器工作。選手按動搶答按鍵，

20、搶答器完成：優(yōu)先判斷、編號鎖存、編號顯示。當(dāng)一輪搶答之后，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。如果再次搶答必須由主持人再次按動系統(tǒng)清除按鍵。</p><p><b>　　圖4-1總體方框圖</b></p><p>　　優(yōu)先判斷與編號鎖存電路如圖4-2所示。電路選用優(yōu)先編碼器 74LS148 和鎖存器 74LS279 來完成。該電路主要完成兩個功能：一是分

21、辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號；二是禁止其他選手按鍵，其按鍵操作無效。工作過程：系統(tǒng)清除按鍵按動時，74LS279的四個RS觸發(fā)器的置0端均為0，使四個觸發(fā)器均被置0。1Q為0，使74LS148的使能端 =0，74LS148處于允許編碼狀態(tài)，同時1Q為0，使74LS48的滅燈輸入端 =0，數(shù)碼管無顯示。這時搶答器處于準(zhǔn)備搶答狀態(tài)。</p><p>　　當(dāng)系統(tǒng)清除按鍵松開時，搶答器處于等待狀態(tài)。當(dāng)有選手

22、將按鍵開關(guān)按下時，搶答器將接受并顯示搶答結(jié)果，假設(shè)按下的是S4，則74LS148的編碼輸出為011，此代碼送入74LS279鎖存后，使4Q3Q2Q=100，亦即74LS148的輸入為0100；又74LS148的優(yōu)先編碼標(biāo)志輸出 為0，使1Q=1，即 =1，74LS48處于譯碼狀態(tài)，譯碼的結(jié)果顯示為“4”。同時1Q=1，使74LS148的 =1，74LS148處于禁止?fàn)顟B(tài)，從而封鎖了其他按鍵的輸入。此外，當(dāng)優(yōu)先搶答者的按鍵松開再按下時，由

23、于仍為1Q=1，使 =1，74LS148仍處于禁止?fàn)顟B(tài)，確保不會接受二次按鍵時的輸入信號，保證了搶答者的優(yōu)先性。（74LS148為8線－3線優(yōu)先編碼器，表4-1為其真值表，圖4-1為邏輯圖；74LS279為四個/R－/S 鎖存器，表4-2為其真值表，圖4-2為邏輯圖。）</p><p>　　圖4-2優(yōu)先判斷與編號鎖存電路</p><p>　　74LS148為8線－3線優(yōu)先編碼器</p

24、><p>　　圖4-1邏輯圖 表4-1真值表</p><p>　　74LS279為四個/R－/S 鎖存器</p><p>　　圖4-2邏輯圖表4-2真值表</p><p>　　第5章 搶答器的單元電路設(shè)計</p><p>　　簡易邏輯數(shù)字搶答器由主體

25、電路與擴展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊的輸入信號在顯示器上輸出；用控制電路和主持人開關(guān)啟動報警電路，以上兩部分組成主體電路。通過定時電路和譯碼電路將秒脈沖產(chǎn)生的信號在顯示器上輸出實現(xiàn)計時功能，構(gòu)成擴展電路?，F(xiàn)簡單介紹搶答器設(shè)計中的搶答電路、定時電路、報警電路、時序控制電路、顯示及譯碼電路。</p><p>　　5-1 搶答器設(shè)計中的搶答電路</p><p>　　參考電路

26、如圖5-1所示。該電路完成兩個功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號，同時譯碼顯示電路顯示編號；二是禁止其他選手按鍵操作無效。</p><p>　　工作過程：開關(guān)S置于“清除”端時，RS觸發(fā)器的端均為０，4個觸發(fā)器輸出置０，使74LS148的＝０，使之處于工作狀態(tài)。當(dāng)開關(guān)S置于“開始”時，搶答器處經(jīng)RS鎖存后，1Q=1，=1，74LS48處于工作狀態(tài)，4Q3Q2Q=101，經(jīng)譯碼顯示為“5”。此外

27、，1Q＝１，使74LS148＝１，處于禁止?fàn)顟B(tài)，封鎖其他按鍵的輸入。當(dāng)按鍵松開即按下時，74LS148的此時由于仍為1Q＝１，使＝１，所以74LS148仍處于禁止?fàn)顟B(tài)，確保不會出二次按鍵時輸入信號，保證了搶答者的優(yōu)先性。如有再次搶答需由主持人將Ｓ開關(guān)重新置于“清除”然后再進行下一輪搶答。（LS148為８線－３線優(yōu)先編碼器。）</p><p><b>　　圖5-1搶答電路</b></p&

28、gt;<p>　　5-2 搶答器設(shè)計中的定時電路</p><p>　　由節(jié)目主持人根據(jù)搶答題的難易程度，設(shè)定一次搶答的時間，通過預(yù)置時間電路對計數(shù)器進行預(yù)置，計數(shù)器的時鐘脈沖由秒脈沖電路提供?？深A(yù)置時間的電路選用十進制同步加減計數(shù)器74LS192進行設(shè)計，具體電路如圖5-2所示。本設(shè)計是以555構(gòu)成震蕩電路，由74LS192來充當(dāng)計數(shù)器，構(gòu)成搶答器的倒計時電路。該電路簡單，無需用到晶振，芯片都是市場

29、上容易購得的。設(shè)計功能完善，能實現(xiàn)直接清零、啟動。</p><p><b>　　圖5-2定時電路</b></p><p>　　5-3 搶答器設(shè)計中的報警電路</p><p>　　由555定時器和三極管構(gòu)成的報警電路如圖5-3所示。其中555構(gòu)成多諧振蕩器，振蕩頻率fo＝1．43／［（RI＋2R2）C］，其輸出信號經(jīng)三極管推動揚聲器。PR為控制信

30、號，當(dāng)PR為高電平時，多諧振蕩器工作，反之，電路停振。</p><p><b>　　圖5-3報警電路</b></p><p>　　5-4 搶答器設(shè)計中的時序控制電路</p><p>　　時序控制電路是搶答器設(shè)計的關(guān)鍵，它要完成以下三項功能：①主持人將控制開關(guān)撥到"開始"位置時，揚聲器發(fā)聲，搶答電路和定時電路進人正常搶答工作

31、狀態(tài)。 ②當(dāng)參賽選手按動搶答鍵時，揚聲器發(fā)聲，搶答電路和定時電路停止工作。③當(dāng)設(shè)定的搶答時間到，無人搶答時，揚聲器發(fā)聲，同時搶答電路和定時電路停止工作。</p><p>　　根據(jù)上面的功能要求，設(shè)計的時序控制電路如圖 5-4所示。圖中，門G1 的作用是控制時鐘信號CP的放行與禁止，門G2的作用是控制74LS148的輸人使能端 。圖4-3的工作原理是：主持人控制開關(guān)從"清除"位置撥到&quo

32、t;開始"位置時，來自于圖4-1中的74LS279的輸出 1Q=0，經(jīng)G3反相， A＝1，則時鐘信號CP能夠加到74LS192的CPD時鐘輸入端，定時電路進行遞減計時。同時，在定時時間未到時，則"定時到信號"為1，門G2的輸出=0，使 74LS148處于正常工作狀態(tài)，從而實現(xiàn)功能①的要求。當(dāng)選手在定時時間內(nèi)按動搶答鍵時，1Q＝1，經(jīng) G3反相， A＝0，封鎖 CP信號，定時器處于保持工作狀態(tài)；同時，門G2的

33、輸出=1，74LS148處于禁止工作狀態(tài)，從而實現(xiàn)功能②的要求。當(dāng)定時時間到時，則"定時到信號"為0，=1，74LS148處于禁止工作狀態(tài)，禁止選手進行搶答。同時， 門G1處于關(guān)門狀態(tài)，封鎖 CP信號，使定時電路保持00狀態(tài)不變，從而實現(xiàn)功能③的要求。集成單穩(wěn)觸發(fā)器74LS121用于控制報警電路及發(fā)聲的時間。</p><p>　　圖5-4時序控制電路</p><p>　

34、　5-5 顯示與譯碼電路</p><p>　　七段顯示譯碼器與數(shù)碼管如下圖7段顯示譯碼所示，74LS48將鎖存器74LS279的信號譯碼，輸出給數(shù)碼管。當(dāng)后臺工作人員將S置于GND，=0，使燈測試輸入端（圖中3號）=1，這時測試數(shù)碼管工作情況；當(dāng)后臺工作人員將S置于Vcc，=1，使燈測試輸入端（圖中3號）=1，這時正常譯碼。（74LS48為4線－七段譯碼器/驅(qū)動器，圖4-6為邏輯圖）</p><

35、;p>　　圖5-5 7段顯示譯碼器與數(shù)碼管</p><p>　　圖5-8 74LS48邏輯圖</p><p>　　第6章 基于VHDL的實體設(shè)計</p><p>　　MAX+plusⅡ是美國ALTERA公司提供的FPGA／CPLD開發(fā)集成環(huán)境，該公司是世界最大的可編程邏輯器件供應(yīng)商之一。MAX+plusⅡ界面友好，使用便捷，被譽為業(yè)界最容易的EDA軟件。下面詳

36、細論述使用MAX+plusⅡ軟件設(shè)計8路搶答器控制系統(tǒng)的過程。</p><p>　　本設(shè)計采用用Altera公司MAX7000S系列的EPM7128SLC84-15來實現(xiàn)。（校EDA實驗室EDA-V實驗箱中所用CPLD芯片）。</p><p><b>　　6-1 程序設(shè)計</b></p><p>　　6-1.1 編碼程序</p>

37、<p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　ENTITY change IS</p><p>　　PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC;</p><p>　　clr : IN STD_LOGI

38、C;</p><p>　　m: OUT STD_LOGIC_vector(3 downto 0);</p><p>　　en: OUT STD_LOGIC);</p><p>　　END change;</p><p>　　ARCHITECTURE a OF change IS</p><p><b>　　B

39、EGIN</b></p><p>　　process(q1,q2,q3,q4,q5,q6,q7,q8,clr)</p><p>　　variable temp:STD_LOGIC_vector(7 downto 0);</p><p><b>　　begin</b></p><p>　　temp:=q1&am

40、p;q2&q3&q4&q5&q6&q7&q8;</p><p>　　case temp is</p><p>　　when"01111111"=>m<="0001";</p><p>　　when"10111111"=>m<="

41、;0010";</p><p>　　when"11011111"=>m<="0011";</p><p>　　when"11101111"=>m<="0100";</p><p>　　when"11110111"=>m<=

42、"0101";</p><p>　　when"11111011"=>m<="0110";</p><p>　　when"11111101"=>m<="0111";</p><p>　　when"11111110"=>m

43、<="1000";</p><p>　　when others=>m<="1111";</p><p><b>　　end case;</b></p><p>　　en <= temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(

44、3) AND temp(2) AND temp(1) AND temp(0) AND clr;</p><p>　　end process;</p><p><b>　　END a;</b></p><p><b>　　6-1.2鎖存程序</b></p><p>　　LIBRARY ieee;<

45、;/p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　USE ieee.std_logic_unsigned.ALL;</p><p>　　ENTITY lock IS</p><p>　　PORT(s1: IN STD_LOGIC;</p><p>　　s2: IN STD_L

46、OGIC;</p><p>　　s3: IN STD_LOGIC;</p><p>　　s4: IN STD_LOGIC;</p><p>　　s5: IN STD_LOGIC;</p><p>　　s6: IN STD_LOGIC;</p><p>　　s7: IN STD_LOGIC;</p><

47、;p>　　s8: IN STD_LOGIC;</p><p>　　clr: INSTD_LOGIC;</p><p>　　q1,q2,q3,q4,q5,q6,q7,q8: OUTSTD_LOGIC);</p><p><b>　　END lock;</b></p><p>　　ARCHITECTURE a OF

48、 lock IS</p><p><b>　　BEGIN</b></p><p>　　process(s1,s2,s3,s4,s5,s6,s7,s8,clr)</p><p><b>　　begin</b></p><p>　　if(clr ='0') then</p>

49、<p>　　q1<='1';q2<='1';</p><p>　　q3<='1';q4<='1';</p><p>　　q5<='1';q6<='1';</p><p>　　q7<='1';q8<

50、='1';</p><p><b>　　else</b></p><p>　　q1<=s1;q2<=s2;</p><p>　　q3<=s3;q4<=s4;</p><p>　　q5<=s5;q6<=s6;</p><p>　　q7<=s7

51、;q8<=s8;</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　END a;</b></p><p>　　6-1.3 搶答成功揚聲器發(fā)聲程序</p><p>　　LIBRARY ieee;&

52、lt;/p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　USE ieee.std_logic_unsigned.ALL;</p><p>　　ENTITY cnt IS</p><p>　　PORT(clk,en: in STD_LOGIC;</p><p>　　sound1:

53、out STD_LOGIC);</p><p><b>　　END cnt;</b></p><p>　　ARCHITECTURE a OF cnt IS</p><p><b>　　BEGIN</b></p><p>　　process(en,clk)</p><p>&l

54、t;b>　　begin</b></p><p>　　if(clk'event and clk='1') then</p><p>　　if(en='1') then</p><p>　　sound1<='1';</p><p><b>　　else &l

55、t;/b></p><p>　　sound1<='0';</p><p>　　end if;end if;</p><p>　　end process;</p><p><b>　　END a;</b></p><p>　　6-1.4 數(shù)碼管顯示管</p>

56、<p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　USE ieee.std_logic_unsigned.ALL;</p><p>　　ENTITY display IS</p><p>　　PORT(m: INSTD_LOGIC_VECTO

57、R(3 downto 0);</p><p>　　BCD: out STD_LOGIC_VECTOR(7 downto 0));</p><p>　　END display;</p><p>　　ARCHITECTURE a OF display IS</p><p><b>　　BEGIN</b></p>

58、<p>　　PROCESS(m) </p><p><b>　　BEGIN</b></p><p><b>　　CASE m IS</b></p><p>　　WHEN "0000" => BCD <="00111111";</p&

59、gt;<p>　　WHEN "0001" => BCD <="00000110";</p><p>　　WHEN "0010" => BCD <="01011011";</p><p>　　WHEN "0011" => BCD <=&q

60、uot;01001111";</p><p>　　WHEN "0100" => BCD <="01100110";</p><p>　　WHEN "0101" => BCD <="01101101";</p><p>　　WHEN "01

61、10" => BCD <="01111101";</p><p>　　WHEN "0111" => BCD <="00000111";</p><p>　　WHEN "1000" => BCD <="01111111";</p>

62、<p>　　WHEN "1001" => BCD <="01101111";</p><p>　　WHEN OTHERS => BCD <="00000000";</p><p><b>　　END CASE;</b></p><p>　　END

63、PROCESS; </p><p><b>　　END a;</b></p><p>　　6-2 編譯管腳設(shè)置</p><p>　　程序輸入完成后然后選擇用于編程的目標(biāo)芯片:選擇菜單 “Assign”→“Device”, 窗口中的 Device Family 是器件序列欄, 先在此欄中選擇 MAX7000S。然后選擇 EMP7128SLC84-

64、 15 器件, 按 OK,就可以進行編譯了,經(jīng)“MAX+PLUSE II”中的“Compiler”菜單編譯,以驗證設(shè)計結(jié)果是否符合要求,如果有問題,則返回原設(shè)計文件再次進行修改, 直到正確為止。</p><p>　　編譯無誤后經(jīng)“MAX+PLUSE II”中的“FLOORPLAN EDITOR” 菜單,進行輸入、輸出管腳設(shè)置,將元件端口放置到 EPM7128SLC84- 15芯片適當(dāng)?shù)腎/O 口,并用手工調(diào)整按

65、圖所示設(shè)置。</p><p><b>　　6-3 仿真</b></p><p>　　編譯成功后進行仿真。首先建立波形文件。波形文件建好 并存盤后。選擇菜單“Max+plusII”→“simulator”,啟動仿真操作,結(jié)束后觀察仿真波形( 圖6-1所示) 。從仿真波形看, 符合設(shè)計要求。</p><p>　　圖6-1 頂層仿真波形圖</p

66、><p>　　s1,s2,s3,s4,s5,s6,s7,s8輸入</p><p>　　q1,q2,q3,q4,q5,q6,q7,q8鎖存輸出</p><p>　　M編碼輸出和BCD顯示輸入</p><p><b>　　clk時鐘</b></p><p>　　clr 0,清零 1為開始搶答</p&

67、gt;<p><b>　　en搶答成功</b></p><p>　　BCD數(shù)碼管顯示輸出</p><p><b>　　參考文獻</b></p><p>　　1．康華光 主編，《電子技術(shù)基礎(chǔ)-數(shù)字部分》，高等教育出版社，1998。</p><p>　　2．譚會生等 主編，《EDA技術(shù)及應(yīng)

68、用》，西安電子科技大學(xué)出版社，2001</p><p>　　3．潘松等 主編，《EDA技術(shù)實用教程》，科學(xué)出版社，2006</p><p>　　4．雷伏容 主編，《VHDL電路設(shè)計》，清華大學(xué)出版社，2006</p><p>　　5．Charles H.Roth等著，《數(shù)字系統(tǒng)設(shè)計與VHDL》，電子工業(yè)出版社</p><p>　　6．丁建偉.

69、《搶答器電路設(shè)計》[J].蘭州工業(yè)高等?？茖W(xué)校學(xué)報,2008,(04).13-17. </p><p>　　7．王冬梅,張建秋.《八路搶答器設(shè)計與實現(xiàn)》[J]. 佳木斯大學(xué)學(xué)報(自然科學(xué)版), 2009,(06).22-26.</p><p>　　8．蔡明生,黎福海,徐文玉.電子設(shè)計.北京:高等教育出版社.2004.</p><p>　　9．王樹昆,趙曉巍

70、,EDA技術(shù)在教學(xué)中的應(yīng)用.吉林工程技術(shù)師范學(xué)院學(xué)報,2003;19(9):4-7</p><p><b>　　附錄 </b></p><p><b>　　1.總程序</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL

71、;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY total IS</p><p>　　PORT(clk: IN STD_LOGIC;</p><p>　　clr: IN STD_LOGIC;</p><p>　　s1,s2,s3,s4,s5,s

72、6,s7,s8 : IN STD_LOGIC;</p><p>　　sound1 : OUT STD_LOGIC;</p><p>　　BCD: OUT STD_LOGIC_vector(7 downto 0);</p><p>　　END total;</p><p>　　ARCHITECTURE total_run OF total I

73、S</p><p>　　COMPONENT change</p><p>　　PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC;</p><p>　　clr: IN STD_LOGIC;</p><p>　　m: OUT STD_LOGIC_vector(3 downto 0);</p>&l

74、t;p>　　en: OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT cnt</p><p>　　PORT(clk,en: in STD_LOGIC;</p><p>　　sound1:out STD_LOGIC);</p><p>　　EN

75、D COMPONENT;</p><p>　　COMPONENT display</p><p>　　PORT(l: IN STD_LOGIC_VECTOR(3 downto 0);</p><p>　　BCD1: OUT STD_LOGIC_VECTOR(7 downto 0));</p><p>　　END COMPONENT;<

76、/p><p>　　signal en : STD_LOGIC;</p><p>　　signal m : STD_LOGIC_vector(3 downto 0); </p><p>　　signal q1,q2,q3,q4,q5,q6,q7,q8 : STD_LOGIC;</p><p><b>　　BEGIN</b&

77、gt;</p><p>　　u1 : lock PORT MAP(s1,s2,s3,s4,s5,s6,s7,s8,clr,q1,q2,q3,q4,q5,q6,q7,q8);</p><p>　　u2 : change PORT MAP(q1,q2,q3,q4,q5,q6,q7,q8,clr,m,en);</p><p>　　u3 : cnt PORT MAP(clk