課程設(shè)計(jì)---基于可編程器件的多路選擇器

1、<p><b>　　數(shù)字電子技術(shù)基礎(chǔ)</b></p><p><b>　　課程設(shè)計(jì)報(bào)告書(shū)</b></p><p>　　題目：基于可編程器件的多路選擇器</p><p><b>　　目錄</b></p><p>　　背景和設(shè)計(jì)目的···&

2、#183;····································

3、;·····</p><p>　　設(shè)計(jì)背景···························

4、··························</p><p>　　設(shè)計(jì)目的······&

5、#183;····································

6、;··········</p><p>　　EDA技術(shù)的簡(jiǎn)介·····················&#

7、183;·······················</p><p>　　EDA技術(shù)的概念········

8、;····································

9、83;···</p><p>　　EDA技術(shù)的特點(diǎn)····························

10、····················</p><p>　　VHDL語(yǔ)言的簡(jiǎn)介···········&#

11、183;································</p><p>　　V

12、HDL語(yǔ)言的概念···································&#

13、183;···········</p><p>　　VHDL語(yǔ)言的特點(diǎn)···················

14、3;···························</p><p>　　VHDL語(yǔ)言的設(shè)計(jì)流程···

15、3;····································&#

16、183;··</p><p>　　16選1設(shè)計(jì)的實(shí)現(xiàn)過(guò)程····························&#

17、183;········</p><p>　　1、 16選1的主要功能······················

18、;·······················</p><p>　　2、 函數(shù)真值表········

19、····································

20、3;······</p><p>　　3、 硬件設(shè)計(jì)（電路圖）························&

21、#183;···················</p><p>　　4、 軟件編程···········

22、83;····································&

23、#183;····</p><p>　　5、 系統(tǒng)調(diào)試··························

24、83;··························</p><p>　　6、 附錄·····&

25、#183;····································

26、;···············</p><p>　　7、 小組成員與負(fù)責(zé)的任務(wù)···············&

27、#183;·························</p><p>　　8、 參考文獻(xiàn)·····

28、83;····································&

29、#183;··········</p><p>　　多路選擇器（16選1）的設(shè)計(jì)</p><p>　　摘要 數(shù)據(jù)選擇器是常用的組合邏輯部件之一。它由組合邏輯電路對(duì)數(shù)字信號(hào)進(jìn)行控制來(lái)完成比較復(fù)雜的邏輯功能。數(shù)據(jù)選擇是指經(jīng)過(guò)選擇，把多個(gè)通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。它的功能相當(dāng)于一個(gè)多

30、個(gè)輸入的單刀多擲開(kāi)關(guān).因此數(shù)據(jù)選擇器又稱多路轉(zhuǎn)換器或多路開(kāi)關(guān)。數(shù)據(jù)選擇器(MUX)的邏輯功能是在控制輸入端加上適當(dāng)?shù)男盘?hào)，既可從多個(gè)輸入數(shù)據(jù)源中講所需的數(shù)據(jù)信號(hào)選擇出來(lái)，送到輸出端。</p><p>　　關(guān)鍵詞 組合邏輯電路；Maxplus II；VHDL語(yǔ)言；EDA設(shè)計(jì)；多路選擇器。</p><p><b>　　背景和設(shè)計(jì)目的</b></p><

31、;p><b>　　1、設(shè)計(jì)背景</b></p><p>　　在電子技術(shù)飛速發(fā)展的今天，人類正跨入信息時(shí)代。從計(jì)算機(jī)到GSM移動(dòng)電話，從家用娛樂(lè)使用的VCD、HDTV數(shù)字電視到軍用雷達(dá)、醫(yī)用CT儀器等設(shè)備，數(shù)字化技術(shù)比比皆是，涉及通信、國(guó)防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域。數(shù)字系統(tǒng)的使用已經(jīng)成為構(gòu)成現(xiàn)代電子系統(tǒng)的重要標(biāo)志。</p><p>　　

32、隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商獨(dú)立承擔(dān)可編程邏輯器件是一種半定制邏輯器件，它為用戶最終把自己所設(shè)計(jì)的邏輯電路直接寫(xiě)入到芯片上提供了物質(zhì)基礎(chǔ)，而不必由芯片制造廠商去設(shè)計(jì)和制作專用集成電路，可以避免定制芯片帶來(lái)的存在設(shè)計(jì)風(fēng)險(xiǎn)、制造周期較長(zhǎng)、成本高等問(wèn)題。</p><p>　　可編程器件的出現(xiàn)，給數(shù)字系統(tǒng)的設(shè)計(jì)方法帶來(lái)了革命性的變化。通過(guò)定義器件內(nèi)部的邏輯和輸入輸出端口，將原來(lái)由電路

33、板設(shè)計(jì)完成的大部分工作放在芯片設(shè)計(jì)中進(jìn)行。這樣不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)各種數(shù)字邏輯電路功能，而且由于引出端定義的靈活，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作和難度，從而有效地增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。</p><p><b>　　2、設(shè)計(jì)目的</b></p><p>　　本次設(shè)計(jì)的目的就是通過(guò)實(shí)踐掌握數(shù)字電路的分析方法和設(shè)計(jì)方法，了解EDA技術(shù)和Maxplu

34、s II軟件并掌握VHDL硬件描述語(yǔ)言的設(shè)計(jì)方法和思想。以數(shù)字電路為指導(dǎo)，通過(guò)學(xué)習(xí)的VHDL語(yǔ)言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)和基本單元電路的綜合設(shè)計(jì)應(yīng)用。</p><p>　　通過(guò)此次16選1選擇器課程設(shè)計(jì)的制作，熟悉掌握Maxpuls II軟件的使用方法以及程序編寫(xiě)的基本功能，同時(shí)掌握用數(shù)據(jù)選擇器實(shí)現(xiàn)多路信號(hào)的分時(shí)傳送，實(shí)現(xiàn)組合邏輯函數(shù)的方法。</p><p>

35、<b>　　EDA技術(shù)的簡(jiǎn)介</b></p><p>　　1、EDA技術(shù)的概念</p><p>　　EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在

36、EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。由于它是一門(mén)剛剛發(fā)展起來(lái)的新技術(shù)，涉及面廣，內(nèi)容豐富，理解各異。從EDA技術(shù)的幾個(gè)主要方面的內(nèi)容來(lái)看，可以理解為：EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系

37、統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)的一門(mén)新技術(shù)。</p><p>　　2、EDA技術(shù)的特點(diǎn)</p><p>　　采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能。采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入和庫(kù)(LibraLy)的引入，由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作故在芯片的設(shè)計(jì)中進(jìn)行。由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電

38、路板設(shè)計(jì)的工作量和難度，有效增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。能全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和調(diào)試。</p><p><b>　　VHDL語(yǔ)言的簡(jiǎn)介</b></p><p>　　1、VHDL語(yǔ)言的概念</p><p>　　VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。

39、它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。VHDL的英文全寫(xiě)是

40、：VHSIC（Very High eed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。</p><p>　　2、VHDL語(yǔ)言的特點(diǎn)</p><p>　　VHDL是一種用普通文本形式設(shè)計(jì)數(shù)字系統(tǒng)的硬件描述語(yǔ)言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口

41、，可以在任何文字處理軟件環(huán)境中編輯。除了含有許多具有硬件特征的語(yǔ)句外，其形式、描述風(fēng)格及語(yǔ)法十分類似于計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL程序?qū)⒁豁?xiàng)工程設(shè)計(jì)項(xiàng)目（或稱設(shè)計(jì)實(shí)體）分成描述外部端口信號(hào)的可視部分和描述端口信號(hào)之間邏輯關(guān)系的內(nèi)部不可視部分，這種將設(shè)計(jì)項(xiàng)目分成內(nèi)、外兩個(gè)部分的概念是硬件描述語(yǔ)言（HDL）的基本特征。當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目定義了外部界面（端口），在其內(nèi)部設(shè)計(jì)完成后，其他的設(shè)計(jì)就可以利用外部端口直接調(diào)用這個(gè)項(xiàng)目。VHDL的主要特點(diǎn)如下：

42、</p><p>　　1). 作為HDL的第一個(gè)國(guó)際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性。</p><p>　　2). 具有豐富的模擬仿真語(yǔ)句和庫(kù)函數(shù)，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬，因而能將設(shè)計(jì)中的錯(cuò)誤消除在電路系統(tǒng)裝配之前，在設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)功能的可行性，有很強(qiáng)的預(yù)測(cè)能力。</p><p>　　3). VHDL有良好的可讀性，接近高級(jí)語(yǔ)言，容易理解。</p&

43、gt;<p>　　4). 系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無(wú)關(guān)，方便了工藝的轉(zhuǎn)換，也不會(huì)因工藝變化而使描述過(guò)時(shí)。</p><p>　　5). 支持模塊化設(shè)計(jì)，可將大規(guī)模設(shè)計(jì)項(xiàng)目分解成若干個(gè)小項(xiàng)目，還可以把已有的設(shè)計(jì)項(xiàng)目作為一個(gè)模塊調(diào)用。</p><p>　　6). 對(duì)于用VHDL完成的一個(gè)確定設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并能自動(dòng)地把VHDL描述轉(zhuǎn)變成門(mén)電路級(jí)網(wǎng)表文件。<

44、;/p><p>　　7). 設(shè)計(jì)靈活，修改方便，同時(shí)也便于設(shè)計(jì)結(jié)果的交流、保存和重用，產(chǎn)品開(kāi)發(fā)速度快，成本低。</p><p>　　3、VHDL語(yǔ)言的設(shè)計(jì)流程</p><p>　　它主要包括以下幾個(gè)步驟：</p><p><b>　　1）.文本編輯：</b></p><p>　　用任何文本編輯器都可以

45、進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件。</p><p>　　2）.使用編譯工具編譯源文件。</p><p><b>　　3）.功能仿真：</b></p><p>　　將文件調(diào)入VHDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完

46、成以后，進(jìn)行時(shí)序仿真）</p><p><b>　　4）.邏輯綜合：</b></p><p>　　將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf或.edif 的EDA工業(yè)標(biāo)準(zhǔn)文件。</p><p><b>　　5）.布局布線：</b></p><p>　

47、　將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放PLD/FPGA內(nèi)。</p><p><b>　　6）.時(shí)序仿真：</b></p><p>　　需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） 通常以上過(guò)程可以都在PLD/FPGA廠家提供的開(kāi)發(fā)工具。</p><p>　　四、16選1設(shè)計(jì)的實(shí)現(xiàn)

48、過(guò)程</p><p>　　1、16選1的主要功能</p><p>　　數(shù)據(jù)選擇器是常用的組合邏輯部件之一。它由組合邏輯電路對(duì)數(shù)字信號(hào)進(jìn)行控制來(lái)完成比較復(fù)雜的邏輯功能。它有若干個(gè)數(shù)據(jù)輸入端D0、D1、....，若干個(gè)控制輸入端A0、A1，......和一個(gè)輸出端Y0。數(shù)據(jù)選擇是指經(jīng)過(guò)選擇，把多個(gè)通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。它的功能相當(dāng)于一個(gè)多個(gè)輸入的單刀多擲開(kāi)關(guān).因此數(shù)據(jù)選擇器又

49、稱多路轉(zhuǎn)換器或多路開(kāi)關(guān)。數(shù)據(jù)選擇器(MUX)的邏輯功能是在控制輸入端加上適當(dāng)?shù)男盘?hào)，既可從多個(gè)輸入數(shù)據(jù)源中講所需的數(shù)據(jù)信號(hào)選擇出來(lái)，送到輸出端。</p><p><b>　　2、函數(shù)真值表 </b></p><p>　　說(shuō)明：A,B,C,D為輸入地址,Y為輸出端，其中具體輸出情況如上圖所示。</p><p>　　3、硬件設(shè)計(jì)（電路圖）</

50、p><p>　　16選1數(shù)據(jù)選擇器設(shè)計(jì)原理圖如下：</p><p>　　說(shuō)明：圖中A、B、C、D是地址輸入端，通過(guò)給定的A、B、C、D的輸入狀態(tài)，便可以從16個(gè)輸入數(shù)據(jù)中選中一個(gè)，經(jīng)過(guò)或門(mén)輸出。例如我們給“ABCD”賦值為“0110”時(shí),則選中第6個(gè)數(shù)據(jù)，這是因?yàn)槠渌?5個(gè)數(shù)據(jù)輸入不管輸入值是多少在“ABCD”四個(gè)地址輸入信號(hào)作用下數(shù)值均為0，最后經(jīng)過(guò)或門(mén)輸出第6個(gè)數(shù)據(jù)，如果它是“1”則輸出“

51、1”，如果它是“0”則輸出“0”。</p><p><b>　　4、軟件編程</b></p><p>　?。?）工程管理，創(chuàng)建工程。</p><p>　?。?）VHDL文本語(yǔ)言設(shè)計(jì)輸入</p><p>　　（3）程序的編譯以及運(yùn)行界面</p><p><b>　?。?）編譯成功</

52、b></p><p>　?。?）打開(kāi)波形編輯器窗口，建立波形運(yùn)行文件</p><p>　?。?）進(jìn)入波形仿真界面</p><p><b>　　（7）波形仿真運(yùn)行</b></p><p><b>　?。?）波形仿真結(jié)果</b></p><p>　?。?）程序清單以及必要的

53、模塊注釋</p><p>　　library ieee; //使IEEE庫(kù)可見(jiàn)</p><p>　　use ieee.std_logic_1164.all; //調(diào)用IEEE庫(kù)中的程序包</p><p>　　entity xuanzeqi is //建立名為xuanzeqi的實(shí)體</p><p&g

54、t;　　port(shurushuju:instd_logic_vector(15 downto 0);//端口說(shuō)明</p><p>　　A,B,C,D:instd_logic; //進(jìn)入實(shí)體的信號(hào)的名稱ABCD和它們的數(shù)據(jù)類型</p><p>　　Y: out std_logic ); //離開(kāi)實(shí)體的信號(hào)名稱Y以及其數(shù)據(jù)類型</p><p>

55、　　end xuanzeqi ; //定義實(shí)體結(jié)束</p><p>　　architecture jiegouti of xuanzeqi is //建立名為jiegouti的結(jié)構(gòu)體</p><p>　　signal xinhaoming :std_logic_vector(3 downto 0); //結(jié)構(gòu)體信號(hào)說(shuō)明</p><p>&

56、lt;b>　　begin</b></p><p>　　xinhaoming<=B&A&C&D; //信號(hào)的代入賦值</p><p>　　process(shurushuju,xinhaoming)//在process中封裝</p><p><b>　　b

57、egin</b></p><p>　　if (xinhaoming="0000")then Y<=shurushuju(0);//以下為并行處理語(yǔ)句</p><p>　　elsif (xinhaoming="0001")then Y<=shurushuju(1);</p><p>　　elsi

58、f (xinhaoming="0010")then Y<=shurushuju(2);</p><p>　　elsif (xinhaoming="0011")then Y<=shurushuju(3);</p><p>　　elsif (xinhaoming="0100")then Y<=shurushuju(4

59、);</p><p>　　elsif (xinhaoming="0101")then Y<=shurushuju(5);</p><p>　　elsif (xinhaoming="0110")then Y<=shurushuju(6);</p><p>　　elsif (xinhaoming="0111&

60、quot;)then Y<=shurushuju(7);</p><p>　　elsif (xinhaoming="1000")then Y<=shurushuju(8);</p><p>　　elsif (xinhaoming="1001")then Y<=shurushuju(9);</p><p>　　

61、elsif (xinhaoming="1010")then Y<=shurushuju(10);</p><p>　　elsif (xinhaoming="1011")then Y<=shurushuju(11);</p><p>　　elsif (xinhaoming="1100")then Y<=shurus

62、huju(12);</p><p>　　elsif (xinhaoming="1101")then Y<=shurushuju(13);</p><p>　　elsif (xinhaoming="1110")then Y<=shurushuju(14);</p><p>　　elsif (xinhaoming=&q

63、uot;1111")then Y<=shurushuju(15);</p><p>　　else Y<='Z';</p><p><b>　　end if;</b></p><p>　　end process; //進(jìn)程執(zhí)行結(jié)束</p><p><b

64、>　　5、系統(tǒng)調(diào)試</b></p><p>　　自從得到題目后，我們便開(kāi)始著手代碼的編寫(xiě)。我們小組首先從學(xué)習(xí)使用VHDL開(kāi)始，學(xué)習(xí)了解了什么是庫(kù)、結(jié)構(gòu)體、函數(shù)、賦值語(yǔ)句以及怎么去正確地建立并且使用它們。整個(gè)小組共同進(jìn)步，互相幫助，受益匪淺。我們碰到的問(wèn)題主要有以下幾個(gè)：（1）當(dāng)我們打開(kāi)new界面并且選中Text Editor file寫(xiě)入程序，然后按“保存”進(jìn)入Save As界面，直接按OK。可

65、是程序怎么也編譯不過(guò)去。后來(lái)經(jīng)過(guò)分析才知道我們應(yīng)該修改File name為工程名+.vhd。(2)程序編譯運(yùn)行后我們發(fā)現(xiàn)彈出的對(duì)話框中有錯(cuò)誤提示。經(jīng)過(guò)檢查發(fā)現(xiàn)原來(lái)我們錯(cuò)誤地把“elsif”寫(xiě)成了“else if”。（3）當(dāng)我們點(diǎn)擊MAX+plus并且選中Simulator后，出現(xiàn)了“缺少.SCF文件”的錯(cuò)誤提示，后來(lái)我們才知道在進(jìn)行方針之前應(yīng)該先進(jìn)行保存，這樣才會(huì)生成波形仿真所必需的文件?，F(xiàn)在16選1選擇器的設(shè)計(jì)已全部完成，能夠完成預(yù)期

66、的功能，在本課題的設(shè)計(jì)中體現(xiàn)了VHDL覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言及PLD器件速度快，使用方便，便于修改等特點(diǎn)。在這一周里我們?cè)俅问煜ず驮鰪?qiáng)了對(duì)VHDL語(yǔ)言的基本知識(shí)，熟悉利用VHDL語(yǔ)言對(duì)</p><p><b>　　6、附錄</b></p><p><b>　　設(shè)計(jì)的程序清單：</b></p><p&g

67、t;　　libraryieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entityxuanzeqi is</p><p>　　port(shurushuju:instd_logic_vector(15 downto 0);</p><p>　　A,B,C,D:instd_logic

68、;</p><p>　　Y: out std_logic );</p><p>　　endxuanzeqi ;</p><p>　　architecturejiegouti of xuanzeqi is</p><p>　　signalxinhaoming :std_logic_vector(3 downto 0);</p>&

69、lt;p><b>　　begin</b></p><p>　　xinhaoming<=B&A&C&D;</p><p>　　process(shurushuju,xinhaoming)</p><p><b>　　begin</b></p><p>　　if

70、 (xinhaoming="0000")then Y<=shurushuju(0);</p><p>　　elsif (xinhaoming="0001")then Y<=shurushuju(1);</p><p>　　elsif (xinhaoming="0010")then Y<=shurushuju(

71、2);</p><p>　　elsif (xinhaoming="0011")then Y<=shurushuju(3);</p><p>　　elsif (xinhaoming="0100")then Y<=shurushuju(4);</p><p>　　elsif (xinhaoming="0101

72、")then Y<=shurushuju(5);</p><p>　　elsif (xinhaoming="0110")then Y<=shurushuju(6);</p><p>　　elsif (xinhaoming="0111")then Y<=shurushuju(7);</p><p>　

73、　elsif (xinhaoming="1000")then Y<=shurushuju(8);</p><p>　　elsif (xinhaoming="1001")then Y<=shurushuju(9);</p><p>　　elsif (xinhaoming="1010")then Y<=shurush

74、uju(10);</p><p>　　elsif (xinhaoming="1011")then Y<=shurushuju(11);</p><p>　　elsif (xinhaoming="1100")then Y<=shurushuju(12);</p><p>　　elsif (xinhaoming=&qu

75、ot;1101")then Y<=shurushuju(13);</p><p>　　elsif (xinhaoming="1110")then Y<=shurushuju(14);</p><p>　　elsif (xinhaoming="1111")then Y<=shurushuju(15);</p>

76、<p>　　else Y<='Z';</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　endjiegouti;</p><p><b>　　設(shè)計(jì)的函數(shù)電路圖：</b></p><