簡(jiǎn)易函數(shù)信號(hào)發(fā)生器設(shè)計(jì)【畢業(yè)論文】

1、<p><b>　　本科畢業(yè)設(shè)計(jì)</b></p><p><b>　?。?0 屆）</b></p><p>　　簡(jiǎn)易函數(shù)信號(hào)發(fā)生器設(shè)計(jì)</p><p>　　所在學(xué)院 </p><p>　　專(zhuān)業(yè)班級(jí) 電子信息工程

2、 </p><p>　　學(xué)生姓名 學(xué)號(hào) </p><p>　　指導(dǎo)教師 職稱(chēng) </p><p>　　完成日期 年 月 </p><p><b>　　摘 要</b></p&

3、gt;<p>　　在電子的測(cè)量工作中,函數(shù)信號(hào)發(fā)生器的使用場(chǎng)合不斷增多,對(duì)性能需求提出了不同的需求，一般要求輸出的波形質(zhì)量好，輸出范圍寬，波形準(zhǔn)確、且頻率轉(zhuǎn)換速度以及分辨率滿足使用要求。</p><p>　　函數(shù)發(fā)生器常包含正弦波、鋸齒波、方波、脈沖波等波形。函數(shù)波形發(fā)生器在設(shè)計(jì)上分為模擬式和數(shù)字合成式。數(shù)字合成式函數(shù)信號(hào)源（DDS）無(wú)論就頻率、幅度乃至信號(hào)的信噪比（S/N）均優(yōu)于模擬式，其鎖相環(huán)（

4、PLL）的設(shè)計(jì)讓輸出信號(hào)不僅是頻率精準(zhǔn)，而且相位抖動(dòng)（phase Jitter）及頻率漂移均能達(dá)到相當(dāng)穩(wěn)定的狀態(tài)。</p><p>　　簡(jiǎn)易函數(shù)發(fā)生器設(shè)計(jì)用以滿足一般場(chǎng)所的正弦波、三角波、方波的測(cè)量需求，本函數(shù)發(fā)生器的設(shè)計(jì)制作通過(guò)FPGA模塊電路完成，主要有電源模塊,信號(hào)處理模塊，可變時(shí)鐘模塊，人機(jī)按鍵輸入模塊，LED指示模和數(shù)碼管顯示模塊等組成。應(yīng)用數(shù)字式直接合成與數(shù)模信號(hào)的轉(zhuǎn)換完成了100Hz～1KHz頻率的

5、波形輸出。</p><p>　　關(guān)鍵詞：FPGA,信號(hào)發(fā)生器,DAC，DDS</p><p><b>　　Abstract</b></p><p>　　Work in electronic measurement, the function signal generator increasing the use of occasions, ma

6、de demands on the performance of different needs, the general requirements of good quality waveform output, the output range, the waveform accurately, and the frequency conversion speed and resolution to meet the use req

7、uirements. </p><p>　　Function generator often include sine, sawtooth, square wave, pulse wave and other wave. Waveform generator function into the design of analog and digital composite. Synthetic function d

8、igital signal source (DDS) Regardless of frequency, amplitude and even the signal to noise ratio (S / N) are better than analog, the phase-locked loop (PLL) design for precise frequency output signal is not only, but als

9、o the phase jitter (phase Jitter) and the frequency drift can reach a fairly stable state. </p><p>　　Simple function generator designed to meet the general place of the sine wave, triangle wave, square wave

10、measurement needs, design the function generator circuit is completed through the FPGA module, the main power supply module, signal processing module, the variable clock module, one Machine key input module, LED digital

11、display indicates module mode and so on. Direct Digital Synthesis and application of digital-analog signal conversion completed 100Hz ~ 1KHz frequency waveform output. </p><p>　　Keyword: FPGA; Signal generat

12、or; DAC; DDS.</p><p><b>　　目 錄</b></p><p>　　1 引言- 1 -</p><p>　　1.1 課題研究的背景- 1 -</p><p>　　1.2 課題研究的目的及意義- 1 -</p><p>　　1.3 函數(shù)信號(hào)發(fā)生器設(shè)計(jì)的主要任務(wù)-

13、2 -</p><p>　　2系統(tǒng)總體設(shè)計(jì)方案- 3 -</p><p>　　2.1系統(tǒng)設(shè)計(jì)要求- 3 -</p><p>　　2.2系統(tǒng)設(shè)計(jì)方案- 3 -</p><p>　　2.3系統(tǒng)的組成、功能、架構(gòu)- 4 -</p><p>　　2.3.1系統(tǒng)設(shè)計(jì)的組成- 4 -</p><p&g

14、t;　　2.3.2系統(tǒng)設(shè)計(jì)的功能- 4 -</p><p>　　2.3.3系統(tǒng)設(shè)計(jì)的框架- 4 -</p><p>　　3系統(tǒng)的硬件設(shè)計(jì)- 5 -</p><p>　　3.1 設(shè)計(jì)應(yīng)用的基本模塊介紹- 5 -</p><p>　　3.1.1 EP2C5T144C8的簡(jiǎn)介- 5 -</p><p>　　3.1.

15、2 DA轉(zhuǎn)換模塊簡(jiǎn)介- 5 -</p><p>　　3.1.3 濾波芯片LT6600-2.5簡(jiǎn)介- 6 -</p><p>　　3.1.4 集成運(yùn)放MAX4016簡(jiǎn)介- 7 -</p><p>　　3.1.5顯示模塊數(shù)碼管簡(jiǎn)介- 7 -</p><p>　　3.2 硬件電路總體設(shè)計(jì)方案- 9 -</p><p&

16、gt;　　3.2.1硬件總體模塊的設(shè)計(jì)- 9 -</p><p>　　3.2.2主要模塊的方案論證和選擇- 9 -</p><p>　　3.3各功能模塊設(shè)計(jì)- 11 -</p><p>　　3.3.1 主控制器模塊電路的設(shè)計(jì)- 11 -</p><p>　　3.3.2 DA轉(zhuǎn)換模塊電路的設(shè)計(jì)- 12 -</p><

17、;p>　　3.3.3 電源電路的設(shè)計(jì)- 12 -</p><p>　　3.3.4 按鍵輸入電路的設(shè)計(jì)- 13 -</p><p>　　3.3.5 顯示模塊的電路設(shè)計(jì)- 13 -</p><p>　　3.3.6 系統(tǒng)設(shè)計(jì)總體電路圖- 14 -</p><p>　　4系統(tǒng)的軟件設(shè)計(jì)- 15 -</p><p&g

18、t;　　4.1 函數(shù)發(fā)生器的整體軟件設(shè)計(jì)- 15 -</p><p>　　4.2 三種波形產(chǎn)生的軟件設(shè)計(jì)- 16 -</p><p>　　4.3 波形輸出選擇的軟件設(shè)計(jì)- 17 -</p><p>　　4.4 波形輸出頻率控制的軟件設(shè)計(jì)- 17 -</p><p>　　4.5 頂層鏈接圖- 19 -</p><p

19、>　　5 系統(tǒng)安裝調(diào)試- 20 -</p><p>　　5.1 硬件安裝- 20 -</p><p>　　5.2 硬件調(diào)試- 21 -</p><p>　　5.3 軟件調(diào)試- 24 -</p><p>　　6 結(jié)論- 28 -</p><p>　　致 謝錯(cuò)誤!未定義書(shū)簽。</p>&

20、lt;p>　　參考文獻(xiàn)- 29 -</p><p>　　附 件- 30 -</p><p>　　1三種波形的軟件設(shè)計(jì)程序- 30 -</p><p>　　2波形輸出選擇的軟件設(shè)計(jì)程序- 33 -</p><p>　　3波形輸出頻率控制的軟件設(shè)計(jì)程序- 33 -</p><p><b>　　1

21、 引言</b></p><p>　　1.1 課題研究的背景</p><p>　　隨著世界范圍內(nèi)電子產(chǎn)品的不斷更新?lián)Q代，中國(guó)的各類(lèi)電子測(cè)量?jī)x器也走進(jìn)了高速發(fā)展的道路，這為我國(guó)的國(guó)民經(jīng)濟(jì)、科學(xué)教育、特別是國(guó)防軍事的發(fā)展做出了巨大貢獻(xiàn)。函數(shù)信號(hào)發(fā)生器即通常所講的波形發(fā)生器是實(shí)驗(yàn)室等場(chǎng)合常用的信號(hào)源，它廣泛應(yīng)用于通信、監(jiān)控、雷達(dá)以及現(xiàn)代化儀器儀表等領(lǐng)域，幾乎所有電參量的測(cè)量都要用到函

22、數(shù)信號(hào)發(fā)生器[1]。</p><p>　　隨著電子技術(shù)的飛速發(fā)展，電子的測(cè)量工作對(duì)函數(shù)信號(hào)發(fā)生器的性能提出了更高的要求，不僅要求輸出的波形質(zhì)量好，輸出范圍寬，還對(duì)輸出的波形準(zhǔn)確度、波形頻率轉(zhuǎn)換速度以及分辨率都提出了更高的要求。為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展，設(shè)計(jì)出高性能的函數(shù)信號(hào)發(fā)生器是十分必要的。</p><p>　　1.2 課題研究的目的及意義</p><p>　

23、　目前我國(guó)在研制信號(hào)發(fā)生器的方面有很好的成果。但總體上我國(guó)在這方面的發(fā)展中出現(xiàn)的問(wèn)題很多都不容樂(lè)觀，比如產(chǎn)業(yè)結(jié)構(gòu)不合理、產(chǎn)業(yè)集中于勞動(dòng)力密集型產(chǎn)品，產(chǎn)品的安全性、穩(wěn)定性等方面；技術(shù)密集型產(chǎn)品明顯的落后于那些發(fā)達(dá)的工業(yè)國(guó)家；生產(chǎn)要素決定性作用正在削弱；產(chǎn)業(yè)能耗大但產(chǎn)率低，環(huán)境污染嚴(yán)重；企業(yè)總體規(guī)模偏小、技術(shù)創(chuàng)新能力較低、管理水平落后等。目前國(guó)內(nèi)的成熟產(chǎn)品大多都是專(zhuān)用芯片，這些產(chǎn)品有著高成本、控制不靈活等缺點(diǎn)，并且我國(guó)在信號(hào)發(fā)生器的種類(lèi)及其

24、性能都與國(guó)外的同類(lèi)產(chǎn)品有著較大的差距，開(kāi)發(fā)出高性?xún)r(jià)比的產(chǎn)品，在與國(guó)外產(chǎn)品的競(jìng)爭(zhēng)中擁有性?xún)r(jià)比的優(yōu)勢(shì)，打破壟斷，對(duì)我國(guó)的電子產(chǎn)業(yè)的發(fā)展有著重大的意義。</p><p>　　函數(shù)信號(hào)發(fā)生器是工業(yè)生產(chǎn)、產(chǎn)品開(kāi)發(fā)、科學(xué)研究等領(lǐng)域必備的工具。函數(shù)信號(hào)發(fā)生器根據(jù)用途不同，有產(chǎn)生不同波形要求的函數(shù)發(fā)生器，其電路中使用的器件可以是分離器件，也可以是集成器件。此次設(shè)計(jì)中采用了集成芯片，充分考慮產(chǎn)品的可靠性、體積等因素,提高設(shè)計(jì)的合理

25、性。通過(guò)此次論文的設(shè)計(jì)，學(xué)習(xí)電子儀器的測(cè)量與制作,提高各類(lèi)芯片的了解與應(yīng)用,提高模擬電路、數(shù)字電路的設(shè)計(jì)能力，為今后找工作打下平臺(tái)。</p><p>　　1.3 函數(shù)信號(hào)發(fā)生器設(shè)計(jì)的主要任務(wù)</p><p>　　函數(shù)信號(hào)發(fā)生器設(shè)計(jì)的主要任務(wù)有以下幾個(gè)方面：</p><p>　?。?） 查閱相關(guān)資料，熟悉FPGA的原理、結(jié)構(gòu)以及FPGA的使用，掌握并且能熟練運(yùn)用VHD

26、L語(yǔ)言、QuartusⅡ6.0、MATLAB7.0等軟件。</p><p>　　（2） 對(duì)直接數(shù)字率合成（DDS）技術(shù)進(jìn)行研究與分析，以其為基礎(chǔ)，使用QuartusⅡ6.0等軟件，利用FPGA設(shè)計(jì)能輸出正弦波、方波、三角波、鋸齒波等多種波形的函數(shù)信號(hào)發(fā)生器并且進(jìn)行測(cè)試。</p><p>　　（3） 正弦波、方波、三角波、鋸齒波的頻率范圍在100Hz～1KHz之間。</p>&

27、lt;p><b>　　2系統(tǒng)總體設(shè)計(jì)方案</b></p><p><b>　　2.1系統(tǒng)設(shè)計(jì)要求</b></p><p>　　根據(jù)系統(tǒng)的設(shè)計(jì)要求，具體功能可細(xì)化為：</p><p>　?。?） 設(shè)計(jì)頻率范圍為100Hz～1KHz，頻率可調(diào)，可調(diào)間隔為100Hz的方波、鋸齒波、正弦波。</p><p

28、>　?。?） 正弦波，通過(guò)預(yù)先計(jì)算64個(gè)點(diǎn)的正弦波表，查表生成正弦波。</p><p>　　（3） 通過(guò)交替送出全0和全1，生成方波數(shù)據(jù)。</p><p>　?。?） 通過(guò)全0不斷加相同數(shù)據(jù)，到全1后，不斷減同相同數(shù)據(jù)，生成鋸齒波數(shù)據(jù)。</p><p>　　在存儲(chǔ)器中存入函數(shù)波形信號(hào)，通過(guò)控制器將需要的數(shù)字信號(hào)輸出，使用D/A轉(zhuǎn)換器進(jìn)行逐點(diǎn)恢復(fù)，其精度取決于函

29、數(shù)信號(hào)波形存入的點(diǎn)數(shù)、D/A轉(zhuǎn)換器的轉(zhuǎn)換速度，通過(guò)改變D/A轉(zhuǎn)換器輸入的數(shù)字量的速率實(shí)現(xiàn)信號(hào)頻率的高低。 </p><p><b>　　2.2系統(tǒng)設(shè)計(jì)方案</b></p><p>　　根據(jù)上述設(shè)計(jì)要求，輸出的幾類(lèi)波形需要調(diào)節(jié)其頻率并直觀的將其顯示出來(lái)，若果使用純硬件電路，那么硬件平臺(tái)比較復(fù)雜，而且在實(shí)際電路中可能的一些干擾就會(huì)對(duì)整個(gè)系統(tǒng)的穩(wěn)定性造成重大破壞，因此本

30、系統(tǒng)的設(shè)計(jì)采用軟硬件結(jié)合的方式進(jìn)行設(shè)計(jì)，以下是系統(tǒng)的設(shè)計(jì)方案： </p><p>　　方案一：?jiǎn)纹瑱C(jī)方式 由單片機(jī)、D/A轉(zhuǎn)換器及波形數(shù)據(jù)存儲(chǔ)器等組成系統(tǒng)，單片機(jī)承擔(dān)DDS信號(hào)波形的合成、所有的邏輯和時(shí)序控制等工作。此方案除了要求單片機(jī)完成基本的處理分析以外，還需要完成信號(hào)波數(shù)據(jù)的存儲(chǔ)、按鍵的處理、信號(hào)顯示等控制與變換工作[2]。其優(yōu)點(diǎn)在于系統(tǒng)規(guī)模小，有較大的靈活性，但單片機(jī)內(nèi)部資源和處理速度均難滿足要求，此方案

31、極難實(shí)現(xiàn)。</p><p>　　方案二:單片機(jī)與FPGA結(jié)合 用單片機(jī)完成人機(jī)界面、系統(tǒng)控制、處理變換等，而用FPGA完成信號(hào)輸出和生成相應(yīng)的邏輯控制時(shí)序，這種方案結(jié)合了單片機(jī)和FPGA的長(zhǎng)處，兼顧了前兩個(gè)方案的優(yōu)點(diǎn)。同時(shí)大多數(shù)FPGA都帶有內(nèi)置的EAB存儲(chǔ)陣列，可將波形數(shù)據(jù)存儲(chǔ)在FPGA內(nèi)嵌ROM中，這樣節(jié)省了片外存儲(chǔ)器。缺點(diǎn)是成本比較高，控制比較復(fù)雜。</p><p>　　方案三：基于

32、IP核技術(shù)的FPGA 由帶有IP核的FPGA來(lái)完成采集、存儲(chǔ)、顯示及D/A轉(zhuǎn)換等功能，由IP核實(shí)現(xiàn)人機(jī)交互及信號(hào)輸出分析等功能。這種方案的優(yōu)點(diǎn)在于系統(tǒng)高度集成、結(jié)構(gòu)緊湊、操作方便，信號(hào)發(fā)生準(zhǔn)確，精度高[3]。 </p><p>　　基于以上分析，我們選擇方案三。</p><p>　　2.3系統(tǒng)的組成、功能、架構(gòu)</p><p>　　2.3.1系統(tǒng)設(shè)計(jì)的組成</

33、p><p>　　函數(shù)信號(hào)發(fā)生器主要有FPGA模塊，DA轉(zhuǎn)換模塊，按鍵輸入模塊塊，數(shù)碼管顯示模塊及電源模塊等組成，通過(guò)模塊間的組合實(shí)現(xiàn)正弦波、鋸齒波、方波的輸出。</p><p>　　2.3.2系統(tǒng)設(shè)計(jì)的功能</p><p>　　用戶(hù)能夠通過(guò)撥碼開(kāi)關(guān)控制此函數(shù)發(fā)生器輸出正弦波、鋸齒波和方波三類(lèi)波形，并可通過(guò)獨(dú)立按鍵，調(diào)整輸出信號(hào)的頻率。</p><p&

34、gt;　　2.3.3系統(tǒng)設(shè)計(jì)的框架</p><p>　　系統(tǒng)中DA轉(zhuǎn)換模塊由低通濾波電路，差分放大電路及反向放大電路等組成，流程如圖所示：系統(tǒng)的整體框圖如圖2-1所示，</p><p>　　圖2-1 系統(tǒng)整體框圖</p><p><b>　　3系統(tǒng)的硬件設(shè)計(jì)</b></p><p>　　通過(guò)以上章節(jié)的分析，采用模塊化結(jié)構(gòu)

35、一一實(shí)現(xiàn)各項(xiàng)技術(shù)指標(biāo)。其中給系統(tǒng)提供工作的電源模塊使用芯片TPS6735；信號(hào)處理模塊使用的有D/A轉(zhuǎn)換芯片AD9708、濾波芯片LT6600-2.5、差分放大運(yùn)算器MAX4016；顯示模塊使用七段LED數(shù)碼管；按鍵輸入模塊使用施密特反相器；JTAG下載模塊使用芯片EPCS4。下面就這些芯片的特性及用途進(jìn)行簡(jiǎn)單介紹。</p><p>　　3.1 設(shè)計(jì)應(yīng)用的基本模塊介紹</p><p>　　

36、3.1.1 EP2C5T144C8的簡(jiǎn)介</p><p>　　本設(shè)計(jì)采用CycloneII系列EP2C5T144C8 FPGA含4608個(gè)邏輯宏單元、兩個(gè)鎖相環(huán)，約20萬(wàn)門(mén)、約12萬(wàn)RAM bit，并且含全兼容8051核，其主頻最高可達(dá)250MHz，是普通8051單片機(jī)速度的20倍！因此可以完成語(yǔ)音級(jí)的DSP處理，還可進(jìn)行SOC系統(tǒng)設(shè)計(jì)。其內(nèi)部含DDS函數(shù)信號(hào)發(fā)生器IP核，可直接調(diào)用。</p>&l

37、t;p>　　FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)與CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件，F(xiàn)PGA／CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA／CPLD實(shí)際上就是一個(gè)子系統(tǒng)部件，這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。[4]經(jīng)過(guò)了十幾年的發(fā)展，許多公司都開(kāi)發(fā)出了多種可編程邏輯器件。比較典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，全球PLD/

38、FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的。所以Altera和Xilinx公司共同決定了PLD技術(shù)的發(fā)展方向。</p><p>　　ALTERA CycloneⅡEP2C5T144C8N芯片，它具有89個(gè)可編引腳，2個(gè)PLL,8個(gè)時(shí)鐘輸入端，8個(gè)時(shí)鐘網(wǎng)絡(luò)，119808RAM Bits,263個(gè)9bit乘法器，4608個(gè)邏輯單元，TQFP封裝，1.2V, +3.3V供電，價(jià)格便宜，目前廣泛使用。&l

39、t;/p><p>　　3.1.2 DA轉(zhuǎn)換模塊簡(jiǎn)介</p><p>　　DA芯片AD9708簡(jiǎn)介</p><p>　　AD9708是采用單電源供電的低功耗電流輸出型8位并行高速數(shù)模轉(zhuǎn)換器，采用+3V或者+5V單電源供電，兩路電流輸出轉(zhuǎn)換速率高達(dá)125MHZ，建立時(shí)間不大于35ns，轉(zhuǎn)換精度為1/4LSB。在+5V電源供電的情況下，其功耗為175mW；在+3V電源供電的情

40、況下，其功耗為45mW，并且還具有省電工作模式，在此模式下+5V電源供電時(shí)，其功耗僅為20mW。AD9708使用多級(jí)別差分流水線架構(gòu)保證了32msps數(shù)據(jù)轉(zhuǎn)換數(shù)率下全溫度內(nèi)無(wú)失碼。</p><p>　　AD9708屬于TxDAC?系列高性能、低功耗CMOS數(shù)模轉(zhuǎn)換器(DAC)的8位分辨率產(chǎn)品。TxDAC?系列由引腳兼容的8、10、12、14位DAC組成，并專(zhuān)門(mén)針對(duì)通信系統(tǒng)的發(fā)射信號(hào)路徑進(jìn)行了優(yōu)化。所有器件都采用相

41、同的接口選項(xiàng)、小型封裝和引腳排列，因而可以根據(jù)性能、分辨率和成本，向上或向下選擇適合的器件。AD9708提供出色的交流和直流性能，同時(shí)支持最高125 MSPS的更新速率。 </p><p>　　AD9708具有靈活的單電源工作電壓范圍（2.7 V至5.5 V）和低功耗特性，非常適合便攜式和低功耗應(yīng)用[5]。通過(guò)降低滿量程電流輸出，可以將功耗進(jìn)一步降至45 mW，而性能不會(huì)明顯下降。此外，在省電模式下，待機(jī)功耗可降

42、至約20 mW。 </p><p>　　AD9708采用先進(jìn)的CMOS工藝制造。分段電流源架構(gòu)與專(zhuān)有開(kāi)關(guān)技術(shù)相結(jié)合，可減小雜散分量，并增強(qiáng)了動(dòng)態(tài)性能。該器件還集成邊沿觸發(fā)式輸入鎖存器和一個(gè)溫度補(bǔ)償帶隙基準(zhǔn)電壓源，可提供一個(gè)完整的單芯片DAC解決方案。靈活的電源選項(xiàng)支持+3 V和+5 V CMOS邏輯系列[6]。 </p><p>　　AD9708是一款電流輸出DAC，標(biāo)稱(chēng)滿量程輸出電流為2

43、0 mA，輸出阻抗大于100 kΩ。 </p><p>　　它提供差分電流輸出，以支持單端或差分應(yīng)用。電流輸出可以直接連至一個(gè)輸出電阻，以提供兩路互補(bǔ)的單端電壓輸出?？杉嫒葺敵鲭妷悍秶鸀?.25 V。 </p><p>　　AD9708內(nèi)置一個(gè)1.2 V片內(nèi)基準(zhǔn)電壓源和基準(zhǔn)電壓控制放大器，只需用單個(gè)電阻便可輕松設(shè)置滿量程輸出電流。該器件可以采用多種外部基準(zhǔn)電壓驅(qū)動(dòng)。其滿量程電流可以在2 m

44、A至20 mA范圍內(nèi)調(diào)節(jié)，動(dòng)態(tài)性能不受影響。因此，AD9708能夠以低功耗水平工作，或在20 dB范圍內(nèi)進(jìn)行調(diào)節(jié)，進(jìn)一步提供增益范圍調(diào)整能力。 </p><p>　　3.1.3 濾波芯片LT6600-2.5簡(jiǎn)介</p><p>　　LT6600-2.5 是非常低噪聲、差分放大器和 2.5MHz 低通濾波器。LT6600-2.5 組合了一個(gè)全差分放大器和一個(gè)近似切比雪夫 (Chebyshev

45、) 頻率響應(yīng)的4 階 2.5MHz 低通濾波器。大多數(shù)差分放大器都需要使用很多精準(zhǔn)的外部元件，以修整增益和帶寬[7]。與此大不相同的是，當(dāng)采用 LT6600-2.5 時(shí)，可由兩個(gè)外部電阻器來(lái)設(shè)置差分增益，而且濾波器的 2.5MHz 截止頻率和通帶紋波是在內(nèi)部設(shè)定的。LT6600-2.5 還提供了用于設(shè)定其輸出共模電壓所必需的電平移動(dòng)，以適應(yīng) A/D 的基準(zhǔn)電壓要求。 </p><p>　　LT6600-2.5 采

46、用一種專(zhuān)有的內(nèi)部架構(gòu)，集成了一個(gè)抗混疊濾波器和一個(gè)差分放大器/驅(qū)動(dòng)器，而并未犧牲失真或低噪聲性能。在單位增益條件下，測(cè)得的帶內(nèi)信噪比達(dá)到了令人注目的 86dB。在較高的增益條件下，輸入?yún)⒖荚肼曄陆?，于是，該器件能夠處理較小的輸入差分信號(hào)，而不會(huì)使輸出信噪比發(fā)生顯著的劣化。 </p><p>　　LT6600-2.5特點(diǎn)：</p><p>　　（1） 具有2.5MHz 截止頻率的 ±

47、;0.6dB (最大值) 紋波四階低通濾波器。 </p><p>　?。?）可利用兩個(gè)外部電阻器來(lái)設(shè)置差分增益。</p><p>　?。?）可調(diào)輸出共模電壓。</p><p>　　（4）采用 3V、5V、±5V 工作電源，并針對(duì)這些工作電源擬訂技術(shù)規(guī)格。 </p><p>　　（5） 86dB S/N (采用 3V 電源和 1VRM

48、S 輸出)。 </p><p>　?。?）低失真，1VRMS，800Ω 負(fù)載 ；1MHz：95dBc (二階)，88dBc (三階)。 </p><p>　　（7）全差分輸入和輸出。</p><p>　　（8）與常用差分放大器的引出腳配置相兼容。</p><p>　?。?） SO-8 和 DFN-12 封裝。</p><p

49、>　　3.1.4 集成運(yùn)放MAX4016簡(jiǎn)介</p><p>　　MAX4016雙通道運(yùn)算放大器是單位增益穩(wěn)定的設(shè)備，結(jié)合高速性能，具有軌到軌輸出[8]。器件工作在3.3V至10V的單電源或± 1.65V到± 5V的雙電源供電。只需要的靜態(tài)電源電流五點(diǎn)五毫安同時(shí)實(shí)現(xiàn)了200MHz的- 3dB帶寬和600V/μs轉(zhuǎn)換率。這些部件是在low-power/low-voltage系統(tǒng)需要高帶寬，

50、如視頻，通信，儀器儀表，優(yōu)秀的解決方案。</p><p>　　3.1.5顯示模塊數(shù)碼管簡(jiǎn)介</p><p>　　常見(jiàn)的數(shù)碼管由七個(gè)條狀和一個(gè)點(diǎn)狀發(fā)光二極管管芯制成，叫七段數(shù)碼管，根據(jù)其結(jié)構(gòu)的不同，可分為共陽(yáng)極數(shù)碼管和共陰極數(shù)碼管兩種。根據(jù)管腳資料，可以判斷使用的是何種接口類(lèi)型.兩種數(shù)碼管內(nèi)部原理如圖所示。</p><p>　　圖3-1 數(shù)碼管內(nèi)部原理圖</p&

51、gt;<p>　　LED數(shù)碼管中各段發(fā)光二極管的伏安特性和普通二極管類(lèi)似，只是正向壓降較大，正向電阻也較大。在一定范圍內(nèi)，其正向電流與發(fā)光亮度成正比。由于常規(guī)的數(shù)碼管起輝電流只有1～2 mA，最大極限電流也只有10～30 mA，所以它的輸入端在5 V電源或高于TTL高電平(3.5 V)的電路信號(hào)相接時(shí)，一定要串加限流電阻，以免損壞器件。</p><p>　　按發(fā)光二極管單元連接方式分為共陽(yáng)極數(shù)碼管和

52、共陰極數(shù)碼管。共陽(yáng)數(shù)碼管是指將所有發(fā)光二極管的陽(yáng)極接到一起形成公共陽(yáng)極(COM)的數(shù)碼管。共陽(yáng)數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極COM接上正電壓，當(dāng)某一字段發(fā)光二極管的陰極為低電平時(shí)，相應(yīng)字段就點(diǎn)亮。當(dāng)某一字段的陰極為高電平時(shí)，相應(yīng)字段就不亮。。共陰數(shù)碼管是指將所有發(fā)光二極管的陰極接到一起形成公共陰極(COM)的數(shù)碼管。共陰數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極COM接到地線上，當(dāng)某一字段發(fā)光二極管的陽(yáng)極為高電平時(shí)，相應(yīng)字段就點(diǎn)亮。當(dāng)某一字段的陽(yáng)極為低電平時(shí)，

53、相應(yīng)字段就不亮。</p><p>　　CD4511是一個(gè)用于驅(qū)動(dòng)共陰極LED數(shù)碼管顯示器的BCD碼-七段碼譯碼器，其特點(diǎn)如下：</p><p>　　具有BCD轉(zhuǎn)換、消隱和鎖存控制、七段譯碼器及驅(qū)動(dòng)功能的CMOS電路能提供較大的拉電流。因此可以直接驅(qū)動(dòng)LED顯示器。CD4511各引腳功能如下：</p><p>　　“BI”是消隱輸入控制端，當(dāng)BI=0時(shí)，不管其他引腳輸

54、入狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)字。</p><p>　　“LT”是測(cè)試輸入端，當(dāng)BI=1，LT=0是，譯碼輸出全為1，不管輸入DCBA狀態(tài)如何，七段均發(fā)亮，顯示“8”。它主要用來(lái)檢測(cè)數(shù)碼管是否損壞。</p><p>　　“LE”是鎖定控制端，當(dāng)LE=0時(shí)，允許譯碼輸出。LE=1時(shí)譯碼器是鎖定保持狀態(tài)，譯碼器輸出被保持在LE=0是的數(shù)值。</p><p&g

55、t;　　A1、A2、A3、A4為8421BCD碼輸入端。</p><p>　　a、b、c、d、e、f、g為譯碼輸出端，輸出為高電平1時(shí)有效。CD4511的內(nèi)部有上拉電阻，在輸入端與數(shù)碼管筆段端接上限流電阻就可以工作，設(shè)計(jì)中選用的限流電阻為510歐姆。</p><p>　　3.2 硬件電路總體設(shè)計(jì)方案</p><p>　　3.2.1硬件總體模塊的設(shè)計(jì)</p&g

56、t;<p>　　根據(jù)函數(shù)信號(hào)發(fā)生器設(shè)計(jì)要求，主要有FPGA模塊，存儲(chǔ)模塊，晶振電路，信號(hào)處理模塊，按鍵輸入模塊，數(shù)碼管顯示模塊，電源模塊及JTAG下載模塊等組成。</p><p>　　3.2.2主要模塊的方案論證和選擇</p><p><b>　　1 主控制器模塊。</b></p><p>　　方案一：選用CycloneII系列E

57、P2C5T144C8 FPGA Altera® Cyclone® II系列GPGA 采用全銅層、低K值、1.2伏SRAM工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化，Cyclone II 器件擴(kuò)展了FPGA在成本敏感性、大批量應(yīng)用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功[9]。而CycloneII系列EP2C5T144C8 FPGA含4608個(gè)邏輯宏單元、兩個(gè)鎖相環(huán)，約20萬(wàn)門(mén)、約12萬(wàn)RAM bit，并且含

58、全兼容8051核，其主頻最高可達(dá)250MHz，是普通8051單片機(jī)速度的20倍！因此可以完成語(yǔ)音級(jí)的DSP處理，還可進(jìn)行SOC系統(tǒng)設(shè)計(jì)。其內(nèi)部含DDS函數(shù)信號(hào)發(fā)生器IP核，可直接調(diào)用。</p><p>　　方案二：選用CycloneII EP2C15系列FPGA 該系列內(nèi)部集成14448個(gè)邏輯單元，含4個(gè)鎖相環(huán)PLL[10]。</p><p>　　雖然CycloneII EP2C5T14

59、4C8系列FPGA的性能略遜于CycloneII EP2C15系列。但后者的價(jià)格比前者高很多,而且本系統(tǒng)只要求在FPGA內(nèi)部嵌入累加器、加法器和波形數(shù)據(jù)存儲(chǔ)器ROM，對(duì)于本系統(tǒng)來(lái)講方案二的資源得不到充分利用，而方案一足夠滿足本系統(tǒng)設(shè)計(jì)的要求，具有比方案二更高的性?xún)r(jià)比，故選擇方案一。</p><p><b>　　2 DA轉(zhuǎn)換模塊</b></p><p>　　方案一：DA

60、C900D/A轉(zhuǎn)換器 DAC900的采樣頻率為十位，內(nèi)部為先進(jìn)的段式結(jié)構(gòu)，該芯片無(wú)論對(duì)單通道音頻信號(hào)還是多通道音頻信號(hào)都具有卓越的無(wú)假信號(hào)動(dòng)態(tài)范圍。DAC900獨(dú)立的輸出電流可達(dá)20mA，單電源（2.7V 5.5V）供電。</p><p>　　方案二：DAC0832D/A轉(zhuǎn)換器 DAC0832是采樣頻率為八位的D/A轉(zhuǎn)換器件，芯片內(nèi)有兩級(jí)輸入寄存器，使DAC0832具備雙緩沖、單緩沖和直通三種輸入方式，以便適于各

61、種電路的需要(如要求多路D/A異步輸入、同步轉(zhuǎn)換等)。 </p><p>　　方案三：AD9708是采用單電源供電的低功耗電流輸出型8位并行高速數(shù)模轉(zhuǎn)換器，采用+3V或者+5V單電源供電，兩路電源源供電的情況下，其功耗為175mW；在+3V電源供電的情況下，其功耗為45mW，并且還具有省電工作模式，在此模式下+5V電源供電時(shí)，其功耗僅為20mW。AD9708使用多級(jí)別差分流水線架構(gòu)保證了32msps數(shù)據(jù)轉(zhuǎn)換數(shù)率下

62、全溫度內(nèi)無(wú)失碼 </p><p>　　AD9708是8位的告訴數(shù)模轉(zhuǎn)換器，精度已滿足賽題要求輸出的電壓精度，在帶寬上125MHz，符合設(shè)計(jì)要求，DAC0832的輸入特性比DAC900要優(yōu)越的多，在價(jià)格上方案一也高于方案二，但DAC0832帶寬上稍微差點(diǎn)，DAC900性?xún)r(jià)比較差，比較貴，故方案三具有更高的性?xún)r(jià)比，本系統(tǒng)選用AD9708。</p><p><b>　　3

63、電源模塊</b></p><p>　　方案一：LM7905負(fù)電源可以產(chǎn)生-5V的電壓，輸出電流大，外圍電路簡(jiǎn)單，但功耗大，效率低容易發(fā)熱，且需要2V的壓差，不適合于本次電源的設(shè)計(jì)。</p><p>　　方案二：TPS6735是固定負(fù)5V輸出的反向DC-DC變換器，它能由低至4.5V的輸入產(chǎn)生200mA的輸出。所需的外部元件僅為：電感、輸出濾波電容、輸入濾波電容、基準(zhǔn)濾波電容以及

64、肖特基整流器。器件具有輸入一遍時(shí),在不需要-5V輸出時(shí)能關(guān)斷變換器的功能?？蛰d時(shí)典型電源電流為1.9ｍＡ，是能輸入為低電平時(shí)可從２uA減少至１uA。且外圍電路較簡(jiǎn)單，電路輸出效率高，符合本次設(shè)計(jì)要求。</p><p>　　基于上述分析，選擇方案二。</p><p><b>　　4 顯示模塊</b></p><p>　　方案一：1602液晶顯示

65、該顯示器是一款比較常用的液晶顯示器，驅(qū)動(dòng)程序簡(jiǎn)單，使用方便。但是該顯示模塊顯示內(nèi)容較少，亮度不夠，字體很小，不能很遠(yuǎn)的看到顯示效果，不能滿足本系統(tǒng)的顯示要求。</p><p>　　方案二：采用LCD12864顯示 此液晶顯示器具有功耗低、無(wú)輻射、可平面直角顯示和影像穩(wěn)定等特點(diǎn)，以及可方便顯示英文字母、漢字和圖像等優(yōu)點(diǎn)，只需用一塊LCD12864就可以在一個(gè)平面上一次性顯示該系統(tǒng)所需顯示的全部?jī)?nèi)容，但成本較大，需要

66、字模提取。</p><p>　　方案三：采用數(shù)碼管和LED顯示 此方案直接輸出編碼進(jìn)行靜態(tài)顯示的，這種顯示方案具有實(shí)現(xiàn)簡(jiǎn)單、顯示亮度高和顯示穩(wěn)定等優(yōu)點(diǎn)。LED燈指示，價(jià)格便宜，性能穩(wěn)定，亮度高，性?xún)r(jià)比高，可觀性好。</p><p>　　基于以上分析，我們選擇方案三。</p><p><b>　　5 按鍵輸入模塊</b></p>

67、<p>　　方案一：按鍵模塊主要實(shí)現(xiàn)頻率步進(jìn)和和波形的選擇，傳統(tǒng)4*4鍵盤(pán)控制比較麻煩，且價(jià)格較貴，而且控制的功能有頻率和波形的選擇，時(shí)鐘的變化及脈沖的輸入等，不適合使用4*4鍵盤(pán)輸入。</p><p>　　方案二：使用獨(dú)立按鍵或者開(kāi)關(guān)控制方便，電路簡(jiǎn)單，PFGA的IO口多，滿足需求，因此在對(duì)波形選擇按鈕式開(kāi)關(guān)，脈沖輸入選擇頻率可以采用按鍵輸入，時(shí)鐘基準(zhǔn)的變化選擇單刀多路開(kāi)關(guān)。</p>&

68、lt;p>　　綜合考慮分析，選擇方案二。</p><p>　　3.3各功能模塊設(shè)計(jì)</p><p>　　3.3.1 主控制器模塊電路的設(shè)計(jì)</p><p>　　本設(shè)計(jì)使用的主控制芯片是FPGA EP2C5T144C8，其最小系統(tǒng)中含有晶振模塊，ASP/JTAG下載調(diào)試端口，EPCS4外部FLASH存儲(chǔ)，電路如圖所示。</p><p>　

69、　圖3-2 主控制器模塊電路</p><p>　　CycloneII系列EP2C5T144C8 FPGA含4608個(gè)邏輯宏單元、兩個(gè)鎖相環(huán)，約20萬(wàn)門(mén)、約12萬(wàn)RAM bit，并且含全兼容8051核，其主頻最高可達(dá)250MHz，是普通8051單片機(jī)速度的20倍！因此可以完成語(yǔ)音級(jí)的DSP處理，還可進(jìn)行SOC系統(tǒng)設(shè)計(jì)。其內(nèi)部含DDS函數(shù)信號(hào)發(fā)生器IP核，可直接調(diào)用。</p><p>　　3.

70、3.2 DA轉(zhuǎn)換模塊電路的設(shè)計(jì)</p><p>　　信號(hào)處理電路有DA轉(zhuǎn)換芯片AD9708、低通濾波運(yùn)放LT6600、差分放大電路和反相放大電路MAX4016組成，具體信號(hào)處理電路原理圖如圖所示。</p><p>　　圖3-3 DA轉(zhuǎn)換模塊電路</p><p>　　主控制器FPGA控制輸出不同的數(shù)據(jù)給DA轉(zhuǎn)換器AD9708，AD9708的IOUTA、IOUTB輸出

71、不用的電流，經(jīng)由電阻R12、R13變換為電壓信號(hào)輸入到濾波器LT6600進(jìn)行濾波，濾波后輸出的電壓信號(hào)經(jīng)過(guò)運(yùn)放MAX4016放大后輸出。</p><p>　　3.3.3 電源電路的設(shè)計(jì)</p><p>　　本設(shè)計(jì)中電源由+-5V和+3.3V供電，電源電路如圖所示。由圖可知，220V的家用交流電經(jīng)過(guò)變壓器變壓和二極管整流橋整流后，得到大約15V的直流電，由2個(gè)1000u和2個(gè)103的電容濾波

72、，再經(jīng)過(guò)LM7805和LM7905的穩(wěn)壓，使得電壓穩(wěn)定在+-5V。</p><p><b>　　圖3-4 電源電路</b></p><p>　　3.3.4 按鍵輸入電路的設(shè)計(jì)</p><p>　　本設(shè)計(jì)涉及到兩種輸入按鍵類(lèi)型：第1種是8位撥碼開(kāi)關(guān)，每一位可獨(dú)立輸入高低電平，此處只用到3位，用于選擇輸出波形的類(lèi)型；第2種是獨(dú)立按鍵，后面接有RC濾

73、波及非門(mén)組成的脈沖電路，用于用戶(hù)調(diào)整信號(hào)輸出的頻率[11]。當(dāng)按鍵未按下時(shí)，F(xiàn)PGA檢測(cè)到的是低電平，當(dāng)按鍵按下時(shí)，F(xiàn)PGA檢測(cè)到的是高電平。按鍵電路如圖所示。</p><p>　　圖3-5 按鍵輸入電路</p><p>　　3.3.5 顯示模塊的電路設(shè)計(jì)</p><p>　　本設(shè)計(jì)的頻率數(shù)值的顯示部分使用的共陰級(jí)數(shù)碼管，芯片CD4511是BCD-7段鎖存/譯碼器/

74、驅(qū)動(dòng)器，它能將BCD碼鎖存,然后譯成段信號(hào),可輸出驅(qū)動(dòng)數(shù)碼管；串接的電阻起到限流作用，電路如圖所示。</p><p>　　圖3-6 數(shù)碼管顯示電路</p><p>　　3.3.6 系統(tǒng)設(shè)計(jì)總體電路圖</p><p>　　本設(shè)計(jì)由主控制器模塊、D/A轉(zhuǎn)換模塊、電源模塊、按鍵輸入模塊及輸出顯示模塊構(gòu)成了整個(gè)系統(tǒng)，系統(tǒng)總體電路圖如下所示：</p><p

75、>　　圖3-7 系統(tǒng)總體設(shè)計(jì)電路圖</p><p>　　根據(jù)圖示，系統(tǒng)設(shè)計(jì)的工作原理：</p><p>　　通過(guò)設(shè)計(jì)，函數(shù)數(shù)字信號(hào)由EP2C5T144C8的軟件生成，頻率通過(guò)按鍵剃增循環(huán)控制，輸出信號(hào)選擇由信號(hào)選擇按鈕完成，產(chǎn)生的函數(shù)數(shù)字信號(hào)，經(jīng)過(guò)數(shù)模轉(zhuǎn)換及放大后輸出至被測(cè)試系統(tǒng)。</p><p><b>　　4系統(tǒng)的軟件設(shè)計(jì)</b>&l

76、t;/p><p>　　4.1 函數(shù)發(fā)生器的整體軟件設(shè)計(jì)</p><p>　　本設(shè)計(jì)中通過(guò)撥碼開(kāi)關(guān)可以選擇信號(hào)輸出的類(lèi)型，有三種：方波、鋸齒波和正弦波。通過(guò)獨(dú)立按鍵可以調(diào)節(jié)信號(hào)輸出的頻率。主控制器檢測(cè)到用戶(hù)的輸入按鈕值調(diào)用相應(yīng)的波形產(chǎn)生模塊，其中頻率范圍在100Hz~1KHz間可調(diào)，整體軟件流程如圖所示。</p><p>　　圖4-1 軟件整體框圖</p>

77、<p>　　4.2 三種波形產(chǎn)生的軟件設(shè)計(jì)</p><p>　　本設(shè)計(jì)中波形的精度為64點(diǎn)，即主控制器隨時(shí)鐘節(jié)拍每輸出64個(gè)8位數(shù)據(jù)產(chǎn)生一個(gè)完整的波形，具體的思路如下：</p><p>　　1、正弦波，通過(guò)預(yù)先計(jì)算64個(gè)點(diǎn)的正弦波表，查表生成正弦波。</p><p>　　2、通過(guò)交替送出全0和全1，生成方波數(shù)據(jù)。</p><p>　

78、　3、通過(guò)全0不斷加相同數(shù)據(jù)，到全1后，不斷減同相同數(shù)據(jù)，生成鋸齒波數(shù)據(jù)。</p><p>　　根據(jù)上述思路，三種波形的實(shí)體模塊設(shè)計(jì)如下：</p><p>　　entity fangbo is</p><p>　　port( clk :in std_logic; --系統(tǒng)時(shí)鐘</p><p>　　

79、rst :in std_logic; --復(fù)位信號(hào)</p><p>　　q_out:out std_logic_vector(7 downto 0)); --波形數(shù)據(jù)</p><p>　　end fangbo; </p><p>　　entity juchibo is</p><

80、;p>　　port(clk:in std_logic; </p><p>　　rst:in std_logic; </p><p>　　q_out:out std_logic_vector(7 downto 0)); </p><p>　　end j

81、uchibo; </p><p>　　entity zhengxianbo is</p><p>　　port( clk :in std_logic; </p><p>　　rst :in std_logic; </p><p>　　q_out:out s

82、td_logic_vector(7 downto 0)); </p><p>　　end zhengxianbo; </p><p>　　根據(jù)實(shí)體模塊設(shè)計(jì)，對(duì)應(yīng)的模塊圖見(jiàn)圖4-2、圖4-3、圖4-4所示：</p><p>　　圖4-2方波模塊圖 圖4-3鋸齒波模塊圖 圖4-4正弦波模塊圖</p><p><

83、;b>　　程序代碼見(jiàn)附件1。</b></p><p>　　4.3 波形輸出選擇的軟件設(shè)計(jì)</p><p>　　本設(shè)計(jì)中，產(chǎn)生的方波、鋸齒波、正弦波信號(hào)是通過(guò)三位撥碼開(kāi)關(guān)完成信號(hào)選擇輸出的，具體的選擇次序?yàn)椋寒?dāng)輸入"001"時(shí)，表示輸出方波；當(dāng)輸入"010"時(shí)，表示輸出鋸齒波；當(dāng)輸入"100"時(shí)，表示輸出正弦波。&

84、lt;/p><p>　　輸入"001"時(shí)，選擇方波輸出；</p><p>　　輸入"010"時(shí)，選擇鋸齒波輸出；</p><p>　　輸入"100"時(shí)，選擇正弦波輸出。</p><p>　　波形選擇實(shí)體模塊設(shè)計(jì)：</p><p>　　entity xuanze i

85、s</p><p>　　port(fb,jcb,zxb:in std_logic; ---波形輸出選擇開(kāi)關(guān) </p><p>　　fbin,jcbin,zxbin:in std_logic_vector(7 downto 0); ---波形信號(hào)輸入</p><p>　　q:out std_logic_vector(7 downto 0)); ----根據(jù)選擇開(kāi)

86、關(guān)輸出波形</p><p>　　end xuanze; </p><p>　　選擇實(shí)體模塊圖見(jiàn)圖4-5所示：</p><p>　　圖4-5選擇模塊實(shí)體圖</p><p><b>　　程序代碼見(jiàn)附件2。</b></p><p>　　4.4 波形輸出頻率控制的軟件設(shè)計(jì)</p><

87、p>　　波形的輸出頻率由提供波形生成程序的時(shí)鐘頻率決定。波形對(duì)提供工作時(shí)鐘進(jìn)行(0~63)的64分頻產(chǎn)生，且僅在波形的上升沿生成數(shù)據(jù)。因此，如果產(chǎn)生的波形頻率在100Hz~1KHz間，則提供波形產(chǎn)生的工作時(shí)鐘在6400Hz~64KHz間。系統(tǒng)設(shè)計(jì)的波形工作時(shí)鐘以系統(tǒng)時(shí)鐘分頻后的4Mhz為基礎(chǔ)，步進(jìn)值100Hz，根據(jù)波形輸出頻率的要求，通過(guò)計(jì)算，其不同的分頻值如下表所示：</p><p><b>　

88、　表4-1波形頻率圖</b></p><p>　　函數(shù)信號(hào)頻率控制設(shè)計(jì)原理：輸出頻率通過(guò)“循環(huán)遞增”控制按鈕控制，應(yīng)用不同的分頻值控制分頻信號(hào)的頻率，使輸出的頻率信號(hào)區(qū)間為100Hz~1Khz，同時(shí)，通過(guò)數(shù)碼顯示，提供用戶(hù)頻率讀數(shù)。</p><p>　　根據(jù)以上分析，波形輸出頻率控制實(shí)體為：</p><p>　　ENTITY xianshifp IS&l

89、t;/p><p><b>　　PORT (</b></p><p>　　clk_4Mhz:IN std_logic; --時(shí)鐘輸入 </p><p>　　pldz: IN std_logic; --循環(huán)遞增按鈕輸入</p><p>　　plqwsc,plbwsc,plswsc,plgwsc: OUT std_logic_v

90、ector(3 DOWNTO 0);</p><p>　　--頻率千位，百位，十位，個(gè)位輸出顯示</p><p>　　clk_fpout: out std_logic); --分頻后時(shí)鐘輸出 </p><p>　　END xianshifp;</p><p>　　對(duì)應(yīng)的實(shí)體模塊圖見(jiàn)圖4-6所示：</p><p>　　

91、圖4-6顯示分頻模塊實(shí)體圖</p><p><b>　　程序代碼見(jiàn)附件3。</b></p><p><b>　　4.5 頂層鏈接圖</b></p><p>　　將上述模塊通過(guò)圖形連接，形成函數(shù)信號(hào)發(fā)生器，系統(tǒng)原理圖見(jiàn)圖4-7所示：</p><p>　　圖4-7 系統(tǒng)原理圖</p>&l

92、t;p><b>　　系統(tǒng)工作原理為：</b></p><p>　　先將系統(tǒng)時(shí)鐘分頻為4MHz,然后，根據(jù)頻率控制遞增按鈕設(shè)置的頻率值，完成頻率顯示與波形生成需要的頻率，并將波形生成需要的頻率送波形發(fā)生模塊，產(chǎn)生函數(shù)波形，在波形選擇模塊的作用下，選擇波形輸出。</p><p><b>　　5 系統(tǒng)安裝調(diào)試</b></p><

93、;p><b>　　5.1 硬件安裝</b></p><p>　　芯片選取Cyclone系列EP2C5T144C8芯片</p><p><b>　　圖5-1</b></p><p>　　FPGA焊接安裝時(shí)，注意引腳的排列順序，各個(gè)引腳對(duì)齊后才上錫固定住，然后調(diào)節(jié)合適的溫度，用烙鐵焊好各個(gè)邊，注意切不可讓烙鐵停留在焊盤(pán)上

94、太長(zhǎng)時(shí)間，容易導(dǎo)致芯片燒壞或焊盤(pán)脫落。引腳排序如下圖:</p><p>　　圖5-2 EP2C5T144C8芯片引腳表</p><p>　　電源部分的安裝，采用1個(gè)變壓器，其次級(jí)分別并聯(lián)4個(gè)二極管進(jìn)行橋式整流，2邊再并上470uF／50V 和103的電容進(jìn)行濾波，通過(guò)7805三端穩(wěn)壓器進(jìn)行穩(wěn)壓后，再經(jīng)過(guò)470uF／50V和103的電容進(jìn)行濾波，得到+5V的電源。+3.3V的電源是+5V

95、的電源經(jīng)過(guò)穩(wěn)壓器進(jìn)行降壓得到的，再接上2個(gè)103的電容濾波后，便得到了所需的+3.3V電源了。另外，在對(duì)在對(duì)電源的安裝中，注意變壓器的初級(jí)和次級(jí)及芯片輸入輸出的方向，對(duì)于發(fā)熱量較大的芯片，需要加散熱片，并且散熱片應(yīng)該離主控制器留有一定的距離以防止出現(xiàn)程序故障。</p><p>　　數(shù)碼管顯示模塊的安裝，先依照電路圖對(duì)齊引腳排列安裝好數(shù)碼管驅(qū)動(dòng)芯片CD4511，再安裝對(duì)應(yīng)的限流電阻，最后依照原理圖安裝好數(shù)碼管，數(shù)碼

96、管顯示部分焊接時(shí)，應(yīng)注意將每個(gè)引腳都對(duì)應(yīng)上引腳配置，焊接可靠，牢固。</p><p><b>　　5.2 硬件調(diào)試</b></p><p>　　對(duì)電源輸出測(cè)電壓進(jìn)行調(diào)試時(shí)，采樣萬(wàn)用表直流電壓檔對(duì)電路的輸出端進(jìn)行測(cè)試，以滿足設(shè)計(jì)要求。并通過(guò)適當(dāng)增加電容的容量以減少紋波對(duì)電源電路的影響，經(jīng)過(guò)多次測(cè)試，取電容C2的值為100pf。</p><p>　

97、　輸出顯示模塊的調(diào)試過(guò)程中，添加限流電阻的值為510歐姆使數(shù)碼管顯示穩(wěn)定。</p><p>　　頻率顯示模塊:按1下key0鍵頻率自動(dòng)遞加100Hz</p><p>　　圖5-3 100Hz的頻率圖</p><p>　　繼續(xù)按6下key0鍵則數(shù)碼管會(huì)顯示700Hz</p><p>　　圖5-4 700Hz頻率圖</p><

98、p>　　繼續(xù)按3下顯示最大頻率1000Hz</p><p>　　圖5-5 1KHz的頻率圖</p><p><b>　　5.3 軟件調(diào)試</b></p><p>　　硬件搭建起來(lái)后，開(kāi)始對(duì)系統(tǒng)進(jìn)行軟硬件聯(lián)調(diào)操作，首先測(cè)試各個(gè)模塊的功能，是否都工作正常，主要測(cè)試的模塊有按鍵輸入模塊和輸出顯示模塊部分。測(cè)試按鍵輸入模塊時(shí)，多次調(diào)整程序參數(shù)，使

99、主控制器每次都能夠準(zhǔn)確實(shí)時(shí)的讀到正確的按鍵輸入操作；顯示模塊的調(diào)試主要集中在數(shù)碼管顯示編碼的部分，在閱讀完CD4511的詳細(xì)資料后，對(duì)其工作時(shí)序有了完整的理解，順利調(diào)試出數(shù)碼管顯示部分。</p><p>　　程序編譯好，下載到FPGA里面，使用按鍵選擇不同的波形，同時(shí)改變頻率值的大小，可以輸出正弦波、方波、三角波、鋸齒波的頻率范圍在100Hz~1KHz之間，同時(shí)在數(shù)碼管上顯示頻率值。按10下key0鍵則頻率選擇為

100、1000Hz,按下SW0鍵顯示1KHz的正弦波:</p><p>　　圖5-6 1KHz正弦波圖</p><p>　　按下SW1鍵顯示1KHz的鋸齒波:</p><p>　　圖5-7 1KHz鋸齒波圖</p><p>　　按下SW2顯示1KHz的方波:</p><p>　　圖5-8 1KHz方波圖</p>

101、<p>　　接著按1下key0鍵頻率變?yōu)?00Hz。</p><p>　　按下SW0鍵顯示100Hz的正弦波:</p><p>　　圖5-9 100Hz的正弦波圖</p><p>　　按下SW1鍵顯示100Hz的鋸齒波:</p><p>　　圖5-10 100Hz鋸齒波圖</p><p>　　按下SW2鍵顯

102、示100Hz的方波:</p><p>　　圖5-11 100Hz方波圖</p><p>　　繼續(xù)按6下key0鍵把頻率調(diào)為700Hz。 </p><p>　　按下SW0鍵顯700Hz的示正弦波:</p><p>　　圖5-12 700Hz正弦波圖</p><p>　　按下SW1鍵顯示700Hz的鋸齒波:</p&g

103、t;<p>　　圖5-13 700Hz鋸齒波圖</p><p>　　按下SW2鍵顯示700Hz的方波:</p><p>　　圖5-14 700Hz方波圖</p><p><b>　　6 結(jié)論</b></p><p>　　函數(shù)發(fā)生器是使用最廣的通用信號(hào)源，提供正弦波、鋸齒波、方波、脈沖波等波形。函數(shù)波形發(fā)生

104、器在設(shè)計(jì)上分為模擬式和數(shù)字合成式。數(shù)字合成式函數(shù)信號(hào)源（DDS）無(wú)論就頻率、幅度乃至信號(hào)的信噪比（S/N）均優(yōu)于模擬式，其鎖相環(huán)（PLL）的設(shè)計(jì)讓輸出信號(hào)不僅是頻率精準(zhǔn)，而且相位抖動(dòng)（phase Jitter）及頻率漂移均能達(dá)到相當(dāng)穩(wěn)定的狀態(tài)。圖2-1為數(shù)字式函數(shù)發(fā)生器的原理框圖，通過(guò)時(shí)鐘Clock提供地址發(fā)生器所需要的脈沖，在地址發(fā)生器產(chǎn)生的地址信號(hào)中，通過(guò)選中相應(yīng)的ROM內(nèi)的地址單元，輸出已固化好的數(shù)字信號(hào)，經(jīng)D/A轉(zhuǎn)換器輸出相應(yīng)的

105、模擬信號(hào)。同時(shí)，通過(guò)可變的時(shí)鐘Clock，可使輸出信號(hào)的頻率發(fā)生變化。</p><p>　　本次設(shè)計(jì)按照任務(wù)書(shū)的要求，闡述了系統(tǒng)的各個(gè)模塊：函數(shù)信號(hào)發(fā)生器主要有FPGA模塊電路，信號(hào)處理模塊，可變時(shí)鐘模塊，人機(jī)按鍵輸入模塊，LED指示模和數(shù)碼管顯示模塊，電源模塊等組成，提高頻率的輸出范圍必須提高DAC的帶寬，以及濾波電路和放大電路的性能，提高性噪比，才能輸出穩(wěn)定準(zhǔn)確的波形。</p><p>

106、;　　本次設(shè)計(jì)經(jīng)過(guò)調(diào)試后，基本功能都能實(shí)現(xiàn)。三種波形能夠產(chǎn)生，并且可以通過(guò)頻率循環(huán)遞增按鈕調(diào)節(jié)波形的頻率，可以通過(guò)波形選擇開(kāi)關(guān)選擇輸出的波形。</p><p>　　由于時(shí)間緊迫，本設(shè)計(jì)還只能實(shí)現(xiàn)上述功能，但是有時(shí)候會(huì)存在頻率值的波動(dòng)，有一定的誤差，可能是電源或者程序中存在的問(wèn)題，希望能在今后的學(xué)習(xí)中進(jìn)一步改進(jìn)，以便更好的提高。函數(shù)信號(hào)發(fā)生器在工業(yè)、生活、學(xué)習(xí)中已經(jīng)得到廣泛應(yīng)用，對(duì)于波形的種類(lèi)和可調(diào)節(jié)性的要求也越來(lái)

107、越高。本設(shè)計(jì)還有許多不完善之處，希望能在今后通過(guò)學(xué)習(xí)不斷提高和完善。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]喬紅.一種通用數(shù)字中頻正交擴(kuò)頻調(diào)制器的實(shí)現(xiàn)[J]. 電訊技術(shù), 2003, 5, 43 (5): 56～67.</p><p>　　[2]靳學(xué)明，譚劍美.基于DDS的通用雷達(dá)波形產(chǎn)生器的實(shí)現(xiàn)和性能[J].

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112、gt;<b>　　方波參考程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned