基于cpld的分頻電路設(shè)計(jì)【任務(wù)書(shū)】

1、<p>　　本科畢業(yè)設(shè)計(jì)（論文）任務(wù)書(shū)</p><p><b>　　電氣工程及其自動(dòng)化</b></p><p>　　基于CPLD的分頻電路設(shè)計(jì)</p><p>　一、主要任務(wù)與目標(biāo)：本次畢業(yè)設(shè)計(jì)的主要任務(wù)是對(duì)輸入分頻倍數(shù)（1到16）實(shí)現(xiàn)奇偶分頻，能夠?qū)崿F(xiàn)1到16倍的分頻，并能夠在LED數(shù)碼管顯示分頻倍數(shù)。</p><

2、;p>　二、主要內(nèi)容與基本要求： 本次畢業(yè)設(shè)計(jì)主要內(nèi)容是對(duì)電機(jī)編碼器產(chǎn)生的100Mhz頻率進(jìn)行奇偶分頻。學(xué)會(huì)使用Xilinx的ISE集成環(huán)境的工具，并能夠?qū)懗?到16倍的奇偶分頻。此次畢業(yè)設(shè)計(jì)所需要的芯片，采用的是Xilinx的XC95108芯片和TI公司的TMS3200F240芯片來(lái)完成。</p><p>　三、計(jì)劃進(jìn)度：畢業(yè)設(shè)計(jì)期限：自2010年11月17至2011年5月17日。第一階段（4周）：布置任

3、務(wù)，收集資料，系統(tǒng)總體方案設(shè)計(jì)，完成開(kāi)題報(bào)告、文獻(xiàn)綜述、外文翻譯。第二階段（6周）：硬件電路與軟件程序設(shè)計(jì)，撰寫(xiě)設(shè)計(jì)報(bào)告與論文。第三階段（2周）：設(shè)計(jì)作品完善，論文修改。</p><p>　四、主要參考文獻(xiàn)：[1] 趙紅怡.DSP技術(shù)與應(yīng)用實(shí)例[M].北京：電子工業(yè)出版社，2003，6.[2]曾繁泰，陳美金.VHDL程序設(shè)計(jì)[M].北京：清華大學(xué)出版，2001，1.[3]黃正瑾，徐堅(jiān).CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門(mén)與應(yīng)