浙江大學計算機硬件課程改革

1、浙江大學計算機硬件課程改革,浙江大學計算機學院 施敏華 （smh@cs.zju.edu.cn）,基本情況,計算機專業(yè)是目前高校規(guī)模最大的專業(yè)。截至2005年底，全國共771個學校開設計算機本科專業(yè)，共有在校生44萬多人。同其他專業(yè)相比，學校數(shù)和人數(shù)這兩個數(shù)字都是第一。,問題,學校定位不同，但是課程體系依然一樣。職高、?？啤⒈究坪痛T士的課程重復嚴重，幾乎是一樣的。硬件不硬、軟件不軟。軟件學院的硬件課程?如何與其他專業(yè)競爭？刻舟求

2、劍。時代變化了，課程內容變化不大。例如OS、DB。教師從課本到課本，缺乏工業(yè)界的經驗。實驗課程完全依賴通過實驗板銷售盈利的公司所準備的實驗內容。雙語教學的實驗環(huán)節(jié)。課程之間缺乏銜接，內容重復。例如，運算器結構，虛擬存儲器。,各種努力。。。,MaxPlus II 數(shù)字電路設計Quartus II 計算機組成實驗8051 mcu Open Core 計算機組成實驗nnARM。。。,改革思路,以硬件描述語言（Verilog）為基

3、礎、Xilinx FPGA板卡及配套輔助設計軟件工具為主線，貫穿整個計算機硬件設計技術。 將計算機硬件系統(tǒng)的實驗教學體系分成一組相互關聯(lián)和相互作用的活動，每一門實驗課程就是一個過程。一個過程的輸出會直接成為下一個過程的輸入。 也就是強調各門實驗課程內容前后相繼，各門課程實驗與課堂教學內容緊密結合并前后相貫。 在學生完成硬件課程體系學習并完成相應實驗后，能掌握計算機系統(tǒng)設計的原理和方法，具有熟

4、練應用相關軟硬件工具的技能。,我們的嘗試,《邏輯與計算機設計基礎》課程教學和實驗重點放在器件設計這一級，要求學生能夠用Verilog設計組合電路設計和時序電路設計。實驗設計完成的基本器件可以直接為后續(xù)《計算機組成》課程實驗所用。 《計算機組成》課程實驗重點放在部件設計這一級。要求學生能夠用Verilog設計單周期和多周期實現(xiàn)的簡單（十幾條指令）的32位RISC的CPU，并寫一段使有這些指令的測試程序，利用相應的匯編語

5、言及其編譯程序，翻譯成二進制代碼，并能將CPU軟核和測試程序代碼寫入FPGA開發(fā)板，進行實際測試和驗證。 《計算機體系結構》課程主要完成前面設計的計算機的流水線設計，要求學生能夠用Verilog設計流水線實現(xiàn)的簡單（十幾條指令）的32位RISC的CPU，并能寫入FPGA做測試驗證。 再利用FPGA板卡，學習一些常用的輸入輸出設備接口設計方法。如：總線、鍵盤、鼠標、USB口等等，擴展前面設計的計算

6、機的接口。然后在《嵌入式系統(tǒng)》課程里面增加嵌入式系統(tǒng)設計內容，今后還可以和《操作系統(tǒng)》課程結合，將自己設計的系統(tǒng)裝上Linux。,VHDL vs. Verilog HDL,已經學過的基礎課程：C語言程序設計VHDL 善于描述一些高層的設計。易于模塊化。Verilog HDL 善于描述更低層設計，包括結構級和物理級。適合激勵、仿真、器件建模。從語法核心上，Verilog HDL完全是一種事件觸發(fā)的模式。例如非常容易描述一個多時鐘的觸

7、發(fā)器。美國、日本、亞洲工程師較多用Verilog HDL歐洲工程師較多用VHDL,挑戰(zhàn),技術的循序漸進。實際電路實驗、原理圖、Verilog HDL。SoPC時代的嵌入式課程。后XScale時代的嵌入式課程。數(shù)字電路課程信息學院開設還是計算機學院開設？X86匯編、微機原理與接口、操作系統(tǒng)之間的依賴關系。課時問題，學生該學的蜻蜓點水，不該學的占了大量學時。實驗的前后銜接只解決了小部分課時問題。一步不行，步步不行。教師素質和