《eda技術(shù)實(shí)用教程第五版》習(xí)題答案第1~10章潘

1、《EDA技術(shù)實(shí)用教程技術(shù)實(shí)用教程(第五版第五版)》習(xí)題習(xí)題1習(xí)題11EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開(kāi)發(fā)有什么關(guān)系？FPGA在ASIC設(shè)計(jì)中有什么用途？P3~4EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開(kāi)發(fā)有什么關(guān)系？答：利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計(jì)，以

2、及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。FPGA在ASIC設(shè)計(jì)中有什么用途？答：FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。FPGA實(shí)現(xiàn)ASIC設(shè)計(jì)的現(xiàn)場(chǎng)可編程器件。12與軟件描述語(yǔ)言相比，VHDL有什么特點(diǎn)P4~6答：編譯器將軟件程序翻譯成基于某種特定CPU的機(jī)器代碼，這種代碼僅限于這種CPU而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序

3、轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足VHDL設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將VHDL(硬件描述語(yǔ)言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過(guò)程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。l3什么是綜合有哪些類型綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么P6什么是綜合答：在電子設(shè)計(jì)領(lǐng)域中綜

4、合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過(guò)程。有哪些類型答：(1)從自然語(yǔ)言轉(zhuǎn)換到VHDL語(yǔ)言算法表示，即自然語(yǔ)言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransptLevel，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)

5、表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么答：是核心地位（見(jiàn)圖13）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫(kù)信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫(kù)和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。14在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么P8~10答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)

6、計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。15IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么P23~25答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證。16敘述EDA的FPGACPLD設(shè)計(jì)流程，以及涉及的EDA工具及其在整個(gè)流程中的作用。(P12~14)答：1.1.設(shè)計(jì)輸入設(shè)計(jì)輸入(原理圖原理圖HDLHDL文本編輯文本編輯)(EDA設(shè)計(jì)輸入器將電路系統(tǒng)以一定的表達(dá)方式輸入計(jì)算機(jī))；2.2.綜合綜合(EDA綜合器就是

7、將電路的高級(jí)語(yǔ)言(如行為描述)轉(zhuǎn)換成低級(jí)的，可與FPGA／CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。)；3.3.適配適配(EDA適配器的功能是件為什么P47~51答：APEX(AdvancedLogicElementMatrix)系列屬于FPGA類型PLD器件；編程信息存于SRAM中。MAXII系列屬于CPLD類型的PLD器件；編程信息存于EEPROM中。3習(xí)題31說(shuō)明端口模式INOUT和BUFFER有何異同點(diǎn)。P60INOUT:具有三

8、態(tài)控制的雙向傳送端口BUFFER:具有輸出反饋的單向東湖出口。32畫(huà)出與以下實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件:ENTITYbuf3sIS實(shí)體1:三態(tài)緩沖器PT(input:INSTD_LOGIC輸入端enable:INSTD_LOGIC使能端output:OUTSTD_LOGIC)輸出端ENDbuf3sbuf3sinputoutputenableENTITYmux21IS實(shí)體2:2選1多路選擇器PT(in0in1sel:INSTD_LOGI

9、Coutput:OUTSTD_LOGIC)mux21in0outputin1sel33試分別用IF_THEN語(yǔ)句和CASE語(yǔ)句的表達(dá)方式寫出此電路的VHDL程序選擇控制信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECT當(dāng)s1=’0’s0=’0’；s1=’0’s0=’1’；s1=’1’s0=’0’和s1=’1’s0=’1’時(shí)分別執(zhí)行y=a、y=b、y=c、y=d。解1：用IF_THEN語(yǔ)句實(shí)現(xiàn)4選1多路選擇器LIBRARYIEEEUS