微序列控制單元設計

1、第七章 微序列控制單元設計,7.1 微序列控制器設計基礎7.2 非常簡單微序列控制器的設計和實現(xiàn)7.3 相對簡單微序列控制器的設計和實現(xiàn)7.4 減少微指令數(shù)7.5 微程序控制和硬布線控制的比較7.6 實例：一個（大部分是）微代碼的CPU 奔騰微處理器,微序列控制器：把控制信號存儲在一個查找表ROM，即微代碼存儲器中。按照正確的次序訪問ROM中的內容，查找表ROM就可以以適當?shù)捻樞虬l(fā)出控制信號，從而實現(xiàn)處

2、理器指令集中的指令。,幾個基本概念1. 微操作控制信號: 如:PCLOAD、ACINC2. 微操作：由微操作控制信號控制實現(xiàn)的最基本操作。一個微操作是在一組微操作控制信號的控制下實現(xiàn)的。 如：AR←PC ARLOAD、PCBUS3. 微指令：控制完成一組微操作的二進制編碼字。4. 微程序或微代碼：一系列微指令的有序集合。 每一條機器指令對應著一段微程序，通過解釋執(zhí)行這段微程序，完成指令

3、規(guī)定的操作功能。,,機器指令ADD（在主存中）,,一段微程序（在控制存儲器ROM中）,,FETCH1（0） 100000000 微指令FETCH2（1） 001010000 微指令FETCH3（2） 010001000 微指令ADD1（8） 000001000 微指令ADD2（9） 000000100 微指令,7.1.1 微序列控制器的操作1．典型微序列控制器的組成 ◆ 寄存器存儲的值與C

4、PU狀態(tài)圖中的一個狀態(tài)相對 應，且當作地址輸入到微代碼存儲器中。 ◆ 存儲器的輸出是一條微指令，即那個地址對應的 存儲單元內容。所有微指令集中組成CPU的微代 碼或微程序。 ◆ 下址產生模塊產生所有可能的下一地址或下址， 然后從中選擇一個正確的下址送入寄存器中。,7.1 微序列控制器設計基礎,,,典型微序列控制器的組成,2．微指令的組成 微指令由幾個域組成，其bi

5、t位可分為兩組。 ◆ 微操作（微序列控制器的微序列部分） 或者輸入到組合邏輯以生成CPU 的控制信號，或者直接產生控制信號。 ◆ 下一個地址（微序列控制器的序列控制部分） 用來產生存儲到寄存器中的下一個地址， 這些位連同指令的操作碼和標志值一起輸入 到組合邏輯以產生下一條微指令的地址。,3. 微程序控制器的工作過

6、程,① 啟動取指令微程序 (PC)→MAR，讀出機器指令→IR，PC增量② 根據IR中的操作碼，通過微地址形成電路產生該指令 的微程序的起始微地址，并送入μMAR中。 ③ μMAR中的微地址經譯碼、驅動，從被選的控存單元 中取出一條微指令。④ 微指令的操作控制字段經譯碼或直接產生一組微操作 控制信號并送往有關的功能部件，控制其完成所規(guī)定 的微操作。,⑤ 微指令的地址控制字段及有關狀態(tài)條件送往

7、微地址 形成電路，產生下條微指令的地址，再去讀取并執(zhí) 行下條微指令。如此循環(huán)，直到一條機器指令的微 程序全部執(zhí)行完畢。⑥ 一條指令的微程序執(zhí)行結束，再啟動取指令微指令或微程序，讀取下條機器指令。根據該指令碼形成起始微地址，又轉入執(zhí)行它的一段微程序。,程序、指令、微程序、微指令、微操作控制信號、微操作的關系,4．下址的產生 四種常用方法： ◆ 當前地址加1：微代碼存儲器中的下一地址，

8、 即當前地址加1。 微代碼程序在微代碼存儲器中順序存放。 （提高可讀性、微程序易于調試）,◆ 絕對地址：由微代碼存儲器提供。◆ 映射邏輯 每個微序列控制器必須能夠訪問正確的執(zhí) 行周期，這功能可用映射邏輯來實現(xiàn)。 (1)已讀取指令的操作碼輸入到一個映射硬件， 此硬件將該操作碼轉換或映射成該指令執(zhí)行 周期的第一條微指令所在的地址； (2

9、)把這一地址裝載到寄存器，微序列控制器就 能轉入到正確的執(zhí)行過程。,在取指令周期的末端使用一次?！?微子程序 子程序入口地址：由微代碼存儲器給出絕對地址。 返回地址（當前地址加1）：存儲在微子程序寄存器 或硬件堆棧中，此地址 用從微子程序中返回。,,7.1.2 微指令的格式1．典型的微指令格式,◆ 選

10、擇域：指明下一條微指令地址的來源◆ 地址域：指明一個絕對地址◆ 微操作域：一個或多個,2．微操作的三種編碼方法 ◆ 水平微代碼,微指令太長，大部分微操作位不是有效的。,列出CPU所要執(zhí)行的每一個微操作 將微指令微操作域中的一位分配給每個微操作,例如：一個CPU需要執(zhí)行50個微操作， 它的每一條微指令的微操作域將占用50位。,◆ 垂直微代碼 所有微操作組合成組，組中的每個微操作 被分配一個唯

11、一的編碼值。 例如：16個微操作 —— 四位二進制來編碼 微指令位數(shù)少，但需要譯碼器?！?控制信號的直接生成 微代碼將微操作組合在一起，不同的是，它 把控制信號值直接存儲在微指令中。 代碼的可讀性差，調試困難。,7.2 非常簡單微序列控制器的設計和實現(xiàn),采用微序列控制器重新設計第六章所討論的非常簡單CPU。 指令集、有限狀態(tài)機、數(shù)據通路和ALU單元都是相同的，CPU內部的數(shù)據流也沒有

12、變化，只有控制信號的產生方法有所改變。,步驟:1.確定基本結構 下地址來源 微代碼存儲器的地址寬度2.編寫微程序 順序控制部分：地址域、選擇域 操作控制部分：微操作域3.產生微操作控制信號,,7.2.1 基本布局1.非常簡單微序列控制器的基本結構,2. 只用到兩種可能的下址方式,為什么可以這樣做？考慮第六章所示的該CPU的狀態(tài)圖。 ◆ 取指令周期的最后一個狀態(tài)FETCH3可

13、以轉到 四個執(zhí)行周期中的一個，這必須通過映射輸 入來實現(xiàn)?！?剩余的每一狀態(tài)都必須轉到一個具體的次態(tài)， 可以通過絕對跳轉來實現(xiàn)。,操作碼映射 絕對跳轉,必須確定CPU的幾件事情：從微代碼存儲器輸出的絕對地址寬度有幾位？ ◆ CPU的狀態(tài)圖中共有九種狀態(tài)，每種狀態(tài)代表 一條微指令，從中選擇的話最少需要4位絕對 地址。既然映射硬件也生成同樣寬度的地址， 那么輸出的地址就是4位寬度。◆ 多路選擇器

14、輸出到寄存器的輸入、以及寄存器 輸出到微代碼存儲器的輸入，也都是4位寬度。,7.2.2 生成正確序列并設計映射邏輯 設計控制有限狀態(tài)機狀態(tài)轉換的微代碼。1．給有限狀態(tài)機的每種狀態(tài)分配一個微代碼地址 著重考慮：每一執(zhí)行周期的第一個狀態(tài)的地址分配 （它決定了實現(xiàn)映射功能的邏輯） (1) 映射函數(shù)與映射邏輯 ◆ 映射函數(shù)：1IR[1..0]0

15、 狀態(tài)ADD1、AND1、JMP1和INC1 → 1000、1010、1100和1110 （即8，10，12和14）,,◆ 映射邏輯,,(2) 非常簡單微序列控制器的狀態(tài)地址表,2. 生成正確的微代碼序列 為了無條件轉移到一種具體的狀態(tài)，微序列 控制器通過地址域和選擇域來提供狀態(tài)的地址。 例

16、如： FETCH1 → FETCH2 0號單元：SEL=0 ADDR=0001,0號單元對應于狀態(tài)FETCH1SEL=0使微序列控制器從地址域得到它的下一地址把地址域置為0001，使它轉到狀態(tài)FETCH2所對應 的單元。,,除了FETCH3，狀態(tài)圖中的每一種狀態(tài)都可以這么設置。 FETCH3必須映射到正確的執(zhí)行周期，所以要求SEL=1，表示采用映射地址。,,,7.2.3 用水平微

17、代碼生成微操作1．非常簡單CPU的微操作及它們的助記符,1 -- 微操作發(fā)生0 -- 不發(fā)生,,2．非常簡單微序列控制器初步的水平微代碼,3．非常簡單微序列控制器優(yōu)化后的水平微代碼 優(yōu)化微代碼： ◆ 在所有的狀態(tài)中，ARDR和IRDR的值是相同的。 用一個輸出AIDR來驅動這兩個微操作。 ◆ AIDR組合了兩個微操作AR←DR[5..0]和 IR←DR[7..6],,,4．產生所需

18、的控制信號,AR←PC；AR←DR[5..0]PC←PC＋1；PC←DR[5..0]DR←MIR←DR[7..6]AC←AC＋DR；AC←AC∧DR；AC←AC＋1,7.2.4 用垂直微代碼生成微操作 一、從垂直微代碼中生成微操作的一般情況 在垂直微代碼中，所有的微操作被分組到不 同的域中，使得任何狀態(tài)一個域中最多只有一種 微操作是有效的，然后域中的每個微操作被賦予 一

19、個唯一的域值。 例如：8種不同的微操作 —— 3位二進制 （從000到111之間的任何一個值）,微操作域位從微代碼存儲器輸出到一個譯碼器，譯碼器的輸出就是在水平微代碼中直接產生的微操作。,,二、為非常簡單CPU設計垂直微代碼 任務：給各種微操作分配不同的域 1. 指導性原則 (1) 對于同一狀態(tài)下發(fā)生的兩個不同的微操作， 將它們分配到不同的域中

20、。每個域在一個 周期中只能輸出唯一一個微操作的值，如 果兩個微操作要同時出現(xiàn)，則它們不可能 在同一個域中。 (2) 必要的話在每個域中包括一個NOP操作,(3) 分配剩下的微操作以便充分地利用微操作的 域位。 (4) 把修改相同的寄存器的微操作組合在同一個 域中。2. 步驟 (1) 將微操作分組

21、 ◆ DRM和PCIN都在FETCH2狀態(tài)下發(fā)生，那么 這兩種微操作必須被分配到不同的域中。 則該CPU的微操作至少需要兩個域，把它,標記為M1和M2。 包括NOP操作在內每個域的微操作如下： M1 M2 NOP

22、 NOP DRM PCIN （ FETCH2: DR←M，PC←PC＋1）◆ PCIN和PCDR都能修改PC值，所以我們現(xiàn)在把PCDR 也加到M2中。,◆ 把剩下的微操作任意分配給這兩個域，但要注意 把那些改變同一個寄存器值的微操作放到同一個域中?！?產生如下的分配,M1 M2

23、 NOP NOP DRM PCIN ACIN PCDR PLUS ARPC AND AIDR,(

24、2) 每個域有五種微操作，因此每個域需要3位。(3) 對這種分配進行一些調整，減少總的位數(shù)。 ◆ AIDR：M2→M1 M2的微操作數(shù)從5變到4，而M1的從5變 到6。這時，M1仍需要3位，但是M2現(xiàn)在只 需要2位，微代碼的寬度就減少了1位。 ◆ ARPC和PCDR ：M2→M1 M1：8種微操作，需要3位 M2：兩種微操作，需要1位

25、 總共4位（最少）,,,三、生成該CPU的最終微代碼,四、增加硬件把這些位值轉換為所代表的微操作,M1：把這個域輸入到一個3-8譯碼器中 例如：輸出2 → 微操作ARPC M2：只有1位，不需要用譯碼器，直接驅動PCIN。,,,實踐視角：毫微指令 毫微存儲器與毫微指令,用毫微存儲器可以減少微序列控制器中存儲器的總的大小。 如果10種不同的微指令有完全相同的微操作，那么所有這些微指令可以指向毫微存儲

26、器的同一個單元。 例如：一個有128條微指令和32個不同微操作的微序列控制器。 ◆ 水平微代碼的微序列控制器 128*32=4,096 位存儲器,假設：這128條微指令中只有16種不同的微操作組合， 在一個16*32的毫微存儲器中存儲這16種模式。每條 微指令需要一個4位的域來指向毫微存儲器中的一個 正確的模式。 ◆ 毫微存儲器

27、 16*32=512位 ◆ 微代碼存儲器 額外的128*4=512位的指針 共512位＋512位 ＝ 1,024位,7.2.5 從微代碼直接產生控制信號1. 直接輸出控制信號 微序列控制器為每個控制信號保留一位，以 代替水平微代碼設計中的微操作和垂直微代碼 設計中的M1和M2。 對微代碼存儲器的每

28、個字來說，如果信號 有效，則相應的控制位置1，否則置0。,例如： FETCH2：DR←M和PC←PC+1 ◆ DR←M,◆ PC←PC+1：使PCINC信號有效◆ 微指令的其他信號置0,使READ信號有效 以便從存儲器里輸出數(shù)據 使MEMBUS信號有效 使此數(shù)據輸入到內部系統(tǒng)總線上 使DRLOAD信號有效 以便把數(shù)據從總線上裝載到DR中,,2. 非常簡單微序列控制器直接產

29、生控制信號的微代碼,,3. 優(yōu)化直接生成控制信號的微操作 DRLOAD、MEMBUS和READ信號總有相同的值，把 這些信號組合起來。用1位（DMR）驅動這3個信號。,直接產生控制信號與前兩種方法相比： 優(yōu)點：不需要額外的硬件將微代碼存儲器的輸出轉 換成控制信號缺點：可讀性差，難于調試。,7.3.1 修改狀態(tài)圖 考慮：條件跳轉的取指令周期末尾 ◆ 設計兩種新的狀態(tài)：JM

30、PZ1和JPNZ1 ◆ 使FETCH3映射到這兩個狀態(tài)上 ◆ 這兩種狀態(tài)再依據Z的值轉移到正確的流程上,7.3 相對簡單微序列控制器的設計和實現(xiàn),設計一個用于相對簡單CPU的微序列控制單元。類似非常簡單CPU，這一設計用到的指令集、數(shù)據通 道、以及ALU都與硬布線控制設計中的相同。,,7.3.2 設計順序硬件和微代碼 1．增加完成條件分支的能力 新增加的兩個狀態(tài)JMP

31、Z1和JPNZ1能根據Z的值 正確轉移到兩個下一地址之一：,條件滿足： 轉移到ADDR域所指的地址 條件不滿足 ： 轉移到微代碼存儲器的下一地址 （當前地址加1）,2．微序列控制器的基本結構 有三種可能的下一地址。 用一個兩輸入控制端的多路選擇器作出選擇。,,4,,組合邏輯 電路,3．相對簡單微序列控制器的狀態(tài)分配 ◆ 映射函數(shù)

32、和映射邏輯 狀態(tài)圖有39種狀態(tài)，要一個6位的地址。 映射函數(shù)：IR[3..0]00,,相對簡單微序列控制器的狀態(tài)分配,,4．下址的產生 狀態(tài)JMPZ1和JPNZ1各自都用到兩個下址之一。 分兩步實現(xiàn)： (1) 用一個多路選擇器選擇所期望的條件 ◆ Z和Z’可能在JMPZ1和JPNZ1狀態(tài)下用到， 也可以把一個硬布線的1作為無條件跳轉的

33、 輸入，多路選擇器選擇其中的一個值作為條 件值輸出。,,條件值,◆ 微代碼存儲器提供條件選擇信號用來決定使 用哪個條件,(2) 用組合邏輯將這些條件值，連同微序列控制器提供的 一種分支類型，轉換成恰當?shù)倪x擇信號以選擇下一地 址的正確源。 ◆ 給定分支類型 分支類型的形式： IF (condition) THEN Next Address

34、= SOURCE1 ELSE Next Address = SOURCE2 或者是 REGARDLESS OF condition Next Address = SOURCE,◆ 確定準確的分支類型 映射和無條件轉移的處理很容易，有條件的跳轉 就取決于微代碼的布局。 JMPZ1和JPNZ1會轉移到兩個地

35、址之一： 一個分支地址、當前地址加1 一種分支類型： IF （condition） THEN Next Address = ADDR ELSE Next Address = Current Address + 1,,,◆ 根據分支類型和條件值，為下址多路選擇器設計 出產生選擇信號的邏輯。 表中列出了期望的值，它導致：

36、 S1=BT，S0=BT’∧（條件值）,,5．實現(xiàn)微代碼的順序部分,7.3.3 用水平微代碼完成設計 一、形成微操作表 考察每種狀態(tài)，列出微操作。 把22種微操作合并為微代碼的幾個域， 然后為這些域賦值。,,相對簡單微序列控制器的微操作,,二、生成CPU的控制信號,,,三、相對簡單CPU的部分控制信號值,介紹兩種利用冗余來減少控制單元所需的微指令數(shù)的方法。,7.4

37、減少微指令數(shù),1. 用微子程序把重復的微操作合并成一個微指令塊， 這個微指令塊可供兩個或更多個執(zhí)行周期訪問。2. 用微代碼的跳轉來訪問可供兩個或多個周期共享 的微指令。,7.4.1 微子程序 微子程序 : 微碼中供多個周期執(zhí)行的一組動作序列。 優(yōu)點：減少微代碼所需的存儲單元數(shù)量 缺點：微序列控制器的硬件必須增強以實現(xiàn)微子 程序的調用和返回 為了說明微子程序是怎樣工作

38、的，我們修改 相對簡單CPU的設計。 1. 把一些狀態(tài)用微子程序實現(xiàn),考慮：狀態(tài)LDAC1、LDAC2、LDAC3分別和狀態(tài)STAC1、 STAC2、STAC3執(zhí)行相同的微操作 （從存儲器獲得一個16位的地址，并把它存入AR中）,LDAC1、 STAC1: DR←M，PC←PC＋1，AR←AR＋1 LDAC2 、STAC2: TR←DR，DR←M，PC←PC＋1 LDAC3、

39、STAC3: AR←DR，TR,◆ 修改最初的設計，把這些狀態(tài)用一個微子程序實現(xiàn)。 增加兩個啞狀態(tài)：LDAC0和STAC0,當LDAC或STAC指令譯碼時，F(xiàn)ETCH3映射到這兩 個狀態(tài)中的一個。 兩個啞狀態(tài)不執(zhí)行微操作，只是去調用微子程 序。 當完成時，微子程序返回到下一地址。 （包含LDAC4或STAC4的地址）,,◆ 用微子程序修改LDAC和STAC指令的執(zhí)行周期,,◆ 相對簡單CPU修改后的

40、狀態(tài)分配,SUB1、SUB2、SUB3分 別與LDAC1（STAC1）、LDAC2（STAC2）、LDAC3（STAC3）執(zhí)行同樣的微操作。,2. 修改微序列控制器 微子程序的地址由微代碼存儲器的地址域ADDR 輸出提供。 微序列控制器必須將返回地址存儲起來，一旦 微子程序結束，它才能繼續(xù)執(zhí)行。 進行如下修改： ◆ 增加一個微子程序寄存器以保存返回地址

41、 （當前地址加1）,,,4,◆ 修改下一地址生成硬件，把微子程序寄存器包括 進去，作為產生下一地址的一個可能的源?！?修改下一地址多路選擇器的選擇邏輯，使之能夠 考慮可能的返回地址。這個邏輯也必須產生一個控 制微子程序寄存器的裝載信號。 ◆ 必須擴充分支轉移類型的列表，使之包括微子程 序調用和返回的類型。◆ 必須修改微代碼，使之能夠正確的訪問微子程序。,,修改后的微序列控制器硬件,3 .

42、修改分支轉移類型 修改后有四種分支轉移類型：,條件轉移 無條件映射 微子程序調用 微子程序返回,◆ 把BT擴充為兩位，以便于在四種類型中進行選擇。,,相對簡單微序列控制器修改后的分支類型,,◆ 產生下一地址多路選擇器的控制信號S1和S0以及微 子程序寄存器的裝載信號L： S1＝BT0 S2＝BT1∨(BT0’∧條件值) L＝B

43、T1∧BT0’,,4. 修改執(zhí)行周期微代碼 相對簡單微序列控制器修改后的微指令,0,0,0,0,0,0,7.4.2 微代碼跳轉 1. 修改狀態(tài)圖 無條件轉移和條件轉移指令有幾個狀態(tài)執(zhí)行 同樣的微操作。 修改狀態(tài)圖使這些指令可以直接訪問相同的 狀態(tài)。一個狀態(tài)集將執(zhí)行跳轉，而另一個狀態(tài)集 將處理不發(fā)生跳轉的條件轉移，于是這些周期將 會轉移

44、到正確的狀態(tài)。,JUMP1: DR←M，AR←AR+1JUMP2: TR←DR，DR←MJUMP3: PC←DR，TR,JMPZ：當Z=1時：JMPZY1: DR←M， AR←AR＋1JMPZY2: TR←DR，DR←MJMPZY3: PC←DR，TR當Z=0時：JMPZN1: PC←PC＋1JMPZN2: PC←PC＋1,JPNZ指令的狀態(tài)：當Z=0時：

45、JPNZY1: DR←M， AR←AR＋1JPNZY2: TR←DR，DR←MJPNZY3: PC←DR，TR 當Z=1時： JPNZN1: PC←PC＋1JPNZN2: PC←PC＋1,,JUMP、JMPZ和JPNZ指令修改后的狀態(tài)圖,,2. 相對簡單微序列控制器進一步修改后的微代碼,7.5.1 指令集的復雜性 1. 隨著指令條數(shù)的增加，產生控制信

46、號的硬件復 雜性也隨之增加。 例如：越來越多的指令會導致越來越多的發(fā)出 累加器裝載信號的微操作，于是就增加 了產生這一控制信號需要的邏輯。 ◆ 對硬布線控制來說有更多狀態(tài)要發(fā)出這些微 操作，會導致用來生成寄存器裝載、加1以,7.5 微程序控制和硬布線控制的比較,清除信號所需的組

47、合邏輯的增加。◆ 對水平型的微序列控制器來說每個微操作對應一位 微代碼。使同一個微操作更加頻繁地發(fā)出，這不會 改變產生實際控制信號的組合邏輯的復雜性，因為 對每個狀態(tài)來說只需檢查同一位。然而，擁有更多 的導致同一個寄存器裝載的不同微操作，將會增加 邏輯的復雜性，因為會有更多的微代碼位需要檢查。,◆ 垂直型微序列控制器控制邏輯的復雜性也會增加。 使同一寄存器裝載的數(shù)目增多的微操作，導致的是 組合起

48、來以產生裝載信號的微代碼位數(shù)的增加。微 操作的個數(shù)越多，需要的譯碼器的個數(shù)或位數(shù)就越 多，因為譯碼器要把這些微操作域轉變成相應的微 操作。◆ 對于直接生成控制信號的微序列控制器來說增加的 微操作并不需要增加硬件。不管多少微操作要生成 該信號，每個控制信號只對應微代碼中的一位。,7.5.2 修改的容易度 修改的容易度：指CPU設計的可擴展性 ◆ 硬布線控制單元需要修改硬件來擴充CPU

49、 ◆ 微代碼控制單元常常只需改變微程序 修改微代碼比重新設計硬件要容易的多。7.5.3 時鐘速度 硬布線CPU運行的速度通常比微代碼控制CPU的要快。,Intel公司的奔騰微處理器（大部分）使用的是微代碼控制。1. 內部組成,7.6 實例：一個（大部分是）微代碼的CPU 奔騰微處理器,,2. 內部存儲器,8個整數(shù)寄存器 8個獨用于浮點操作的額外寄存器 一個32K