基于fpga的數(shù)字系統(tǒng)設(shè)計(jì)-作業(yè)一

1、一、行為描述設(shè)計(jì)采用行為描述風(fēng)格分別完成所給的三種同步器電路的設(shè)計(jì)，設(shè)計(jì)平臺(tái)選擇QuartusPrimeStard17.1。經(jīng)過綜合以后，所得的門級(jí)電路分別如圖1中的（a）、（b）、（c）所示。（a）（b）（c）圖1經(jīng)平臺(tái)綜合后所給出的三種同步器的門級(jí)電路二、功能仿真編寫測(cè)試文件，通過ModelsimAltera仿真平臺(tái)對(duì)設(shè)計(jì)得到的電路進(jìn)行行為級(jí)仿真。所得結(jié)果分別如圖2的（a）、（b）、（c）所示。分析波形可以得知，第一個(gè)同步器實(shí)現(xiàn)了將

2、輸入波形延遲兩個(gè)時(shí)鐘再輸出的功能，其中reset信號(hào)為高表示系統(tǒng)復(fù)位。第二個(gè)同步器實(shí)現(xiàn)了檢測(cè)輸入信號(hào)是否有高電平出現(xiàn)的功能，只要輸入信號(hào)出現(xiàn)了高電平，則輸出將一直為高。第三個(gè)同步器實(shí)現(xiàn)了當(dāng)reset信號(hào)有效時(shí)輸出低電平，否者當(dāng)輸入信號(hào)為高電平時(shí)輸出為高電平，當(dāng)輸入為低電平時(shí)輸出為時(shí)鐘的12分頻信號(hào)。同時(shí)輸出相對(duì)于輸入有兩個(gè)時(shí)鐘周期的延時(shí)。附件：附件：同步器一：moduleHomeWkOne(inputAsynch_ininputcloc

3、kinputresetoutputregSynch_out)regtemp=1b0always@(posedgeclock)beginif(reset)beginSynch_out=1b0endelsebeginSynch_out=temptemp=Asynch_inendendendmodule測(cè)試代碼：`timescale1ns1psmoduleHomeWkOne_test()testvectinputregistersregAsy

4、nch_inregclockregresetwireswireSynch_outassignstatements(ifany)HomeWkOnei1(ptmapconnectionbetweenmasterptssignalsregisters.Asynch_in(Asynch_in).Synch_out(Synch_out).clock(clock).reset(reset))initialbeginclock=1b0reset=1b