讓fpga初學(xué)者頭疼的各種仿真

1、學(xué)習(xí)FPGA，被它的各種仿真弄的暈頭轉(zhuǎn)向。前仿真、后仿真、功能仿真、時(shí)序仿真、行為級(jí)仿真、RTL級(jí)仿真、綜合后仿真、門級(jí)仿真、布局布線后仿真……好吧，反正我是暈了。先說一下Quartus和Modelsim軟件的仿真形式：Quartusii的兩種仿真：1、功能仿真2、時(shí)序仿真；Quartusii調(diào)用Modelsim的兩種仿真：1、RTL級(jí)仿真2、Gatelevel仿真。查閱了各種資料如下：資料一：1.當(dāng)用quartus進(jìn)行仿真時(shí)，分為功能

2、仿真（al）和時(shí)序仿真（Timing）。2.當(dāng)用ModelsimAltera時(shí)，分為功能仿真（RTL)、綜合后仿真（postsynthesis）和布局布線仿真(Gatelevel)。其中，功能仿真又稱為前仿真，布局布線仿真又稱為后仿真。注：此處的功能仿真（RTL)與1中的功能仿真（al）是不一樣的，前者是HDL級(jí)仿真，后者是門級(jí)網(wǎng)表的功能仿真。（1）當(dāng)在quartus中調(diào)用ModelsimAltera進(jìn)行RTL仿真時(shí)(前提是在第三方仿真

3、工具中選擇ModelsimAltera），步驟如下：a)編寫源文件和測(cè)試文件；b)Assignmentsettingsimulation不選中rungatelevesimulation.....選中nativelink添加測(cè)試文件，填寫文件名；c)startanalysis&elabration；d)ToolsstartRTLsimulation；（2）綜合后仿真一般不做。（3）當(dāng)在quartus中調(diào)用ModelsimAltera進(jìn)行G

4、atelevel仿真時(shí)(前提是在第三方仿真工具中選擇ModelsimAltera），步驟如下：a)編寫源文件和測(cè)試文件；b）Assignmentsettingsimulation選中rungatelevesimulation.....選中nativelink添加測(cè)試文件，填寫文件名；c）全編譯；保設(shè)計(jì)的可靠性和穩(wěn)定性。資料四：前仿真和后仿真的區(qū)別：前仿真就是指綜合前的仿真，也就是行為級(jí)的仿真，如你在Modelsim直接寫代碼的仿真。后仿

5、真指的是綜合后的仿真，也就是功能仿真。比如你在Modelsim中用VHDL寫了個(gè)計(jì)數(shù)器，行為級(jí)得仿真通過了，你把它加到quartus中或者其他的綜合工具進(jìn)行綜合，綜合完后生成功能網(wǎng)表，它把行為語言變成寄存器傳送級(jí)語言，這時(shí)候你把它加到Modelsim中仿真叫后仿真，后仿真成功后，你還要在quartus中進(jìn)行映射，布局布線，完后進(jìn)行時(shí)序分析，生成時(shí)序網(wǎng)表，描述器件里門或者布線的延時(shí)，最后把延時(shí)網(wǎng)表和功能網(wǎng)表一起加到Modelsim中仿真叫

6、門級(jí)仿真。門級(jí)仿真和時(shí)序仿真的區(qū)別：門級(jí)仿真是quartus生成的網(wǎng)表文件.vo。門級(jí)則不考慮互聯(lián)延遲，二只考慮了器件的延遲。時(shí)序仿真是選擇具體器件并布局布線后進(jìn)行的包含定時(shí)關(guān)系的仿真，主要驗(yàn)證是否滿足時(shí)間約束關(guān)系、延時(shí)、最大工作頻率和消耗的資源等。時(shí)序仿真是需添加時(shí)延文件.sdo。資料五：從廣義上講，仿真驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。從仿真的層次上劃分

7、，主要分為：前仿真，也稱為功能仿真或行為級(jí)仿真。是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；后仿真，也稱為布局布線后仿真或時(shí)序仿真。是指提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真，它是非常接近真實(shí)器件運(yùn)行情況的仿真。不同的工具和廠商還有一些其他的仿真過程，但大致屬于這兩類。針對(duì)FPGA設(shè)計(jì)的流程，有3個(gè)階段可以進(jìn)行仿真：第一階段